UART寄存器编程与FIFO/DMA配置实战：从原理到高速通信优化

1. 项目概述：深入理解UART的寄存器级编程

在嵌入式开发领域，UART（通用异步收发传输器）几乎是每个工程师都会打交道的“老朋友”。它简单、可靠，是连接MCU与传感器、调试终端、无线模块等外设的基石。然而，很多开发者对UART的认知可能还停留在调用HAL_UART_Transmit()或printf重定向的层面，一旦遇到高波特率、大数据量传输，或者需要极低功耗、高实时性的场景，仅靠库函数就显得力不从心了。

这时，直接操作寄存器就成了解决问题的关键。我经历过不止一次这样的调试：一个看似简单的串口通信，在115200波特率下一切正常，但一旦切换到921600甚至更高，就开始出现零星的数据错乱或丢失。排查硬件、检查时钟源都无果，最终发现是FIFO（先进先出缓冲区）的触发阈值设置不当，导致CPU中断响应不及时，缓冲区溢出。这就是只知其然，不知其所以然的代价。

本文将以德州仪器（TI）某款经典处理器的UART模块为例，彻底拆解其寄存器配置、FIFO与DMA设置的底层逻辑。我不会仅仅罗列寄存器手册的步骤，而是结合我踩过的坑和实战经验，告诉你每一个配置位背后的“为什么”，以及如何根据你的具体场景（比如是间歇性小数据包还是持续大数据流）来权衡和优化。无论你是正在学习嵌入式的新手，还是希望优化现有串口通信性能的资深工程师，这篇从寄存器视角出发的深度解析，都能为你提供一套可直接复现、且知其所以然的UART编程模型。

2. UART核心原理与寄存器访问模式解密

在动手写代码之前，我们必须先建立两个核心认知：UART通信的本质是什么，以及如何安全地“触碰”那些控制它的寄存器。

2.1 异步串行通信的本质：时序就是一切

UART通信的核心是双方基于预先约定好的时序，对一根线上的电平变化进行解析。这个“约定”主要包含三个要素：

1. 波特率（Baud Rate）：决定了每个比特位的持续时间。例如，115200波特率表示每秒传输115200个比特，每个比特位宽约8.68微秒。双方波特率必须一致，误差通常需控制在2%以内，否则长期累积会导致错位。
2. 数据帧格式（Frame Format）：包括数据位（5-8位）、校验位（奇校验、偶校验或无）和停止位（1, 1.5, 2位）。这定义了每个“数据包”（一字节）的起止和校验方式。
3. 电平标准：常见的有TTL（0V/3.3V或5V）、RS-232（负逻辑，±3~15V）、RS-485（差分信号）。硬件上需匹配。

在寄存器层面，这些要素被具体化为几个关键寄存器的位字段。例如，波特率由DLL（Divisor Latch Low）和DLH（Divisor Latch High）寄存器共同存储的一个分频值决定；数据帧格式则由LCR（Line Control Register）的CHAR_LENGTH、PARITY_EN、PARITY_TYPE、NB_STOP等位控制。

2.2 理解TI UART的寄存器访问模式：一把钥匙开一把锁

TI的这款UART模块设计得较为灵活（也可以说复杂），许多增强功能寄存器（如EFR、TCR、TLR）并非随时可写。它们被“锁”在了不同的寄存器配置模式下。盲目写入会导致配置失败或功能异常，这是新手最容易栽跟头的地方。

模块主要有三种操作模式，由UART_MDR1[2:0] MODE_SELECT决定：

• 0x0: UART 16x 模式：标准UART操作模式。
• 0x1: SIR (IrDA) 模式：红外低速模式（最高115.2kbps）。
• 0x4/0x5: MIR/FIR (IrDA) 模式：红外中高速模式。
• 0x7: 禁用模式：在此模式下才能安全配置DLL/DLH等关键寄存器。

此外，还有关键的寄存器访问模式，由UART_LCR寄存器控制：

• 操作模式（Operational Mode）：LCR[7] = 0。这是常规模式，可以读写RHR（收）、THR（发）、IER（中断使能）等寄存器。
• 配置模式A（Configuration Mode A）：LCR = 0x0080。在此模式下，可以访问UART_MCR（Modem控制寄存器）等。
• 配置模式B（Configuration Mode B）：LCR = 0x00BF。这是进入增强功能区域的“钥匙”，只有在此模式下，才能访问UART_EFR（增强功能寄存器）、UART_TCR（发送控制寄存器）等。

实操心得：在编写任何配置函数时，我的习惯是，在修改LCR进入特定模式前，务必先保存其原始值。完成目标寄存器的读写后，立即恢复原值。这是一个防止因模式切换不当而影响其他线程或中断服务程序中串口状态的好习惯。文档里提到的“某些步骤可选”，是指如果你能确认当前已处于所需模式，可以跳过模式切换。但在初始化阶段或不确定时，严格按照步骤切换是最稳妥的。

2.3 波特率计算：从时钟到分频值的精确推导

输入材料中给出了一个公式：Dividing value = (FCLK/16)/Tfreq。其中FCLK是模块功能时钟（如48MHz），16是波特率发生器的一个固定分频系数（对于16倍过采样模式），Tfreq就是目标波特率。

我们把它重构成更常用的形式：分频值（DLL/DLH） = 系统时钟频率 / (16 * 期望波特率)

以48MHz系统时钟、目标波特率115200为例： 分频值 = 48,000,000 / (16 * 115200) = 48,000,000 / 1,843,200 ≈ 26.0417

分频值必须是一个整数。我们取整为26。此时实际波特率 = 48,000,000 / (16 * 26) ≈ 115384.6，误差约为 (115384.6 - 115200) / 115200 ≈ 0.16%，在可接受范围内。

那么，如何将这个值写入寄存器？DLL存储低8位，DLH存储高6位（共14位）。对于26（0x1A）这个值：

• UART_DLL = 0x1A
• UART_DLH = 0x00

输入材料中那个“T=0.56ms”的例子，其实是反过来算的。它给出了一个比特位周期T，先算出频率Tfreq = 1 / T，再代入公式。这种计算方式在需要非常规波特率时很有用。

注意事项：务必在UART禁用模式（MODE_SELECT = 0x7）下修改DLL和DLH。如果在UART使能时修改，可能会导致波特率在字节传输中间突变，造成不可预知的数据错误。这是一个硬件规定的安全限制。

3. FIFO与DMA配置详解：解放CPU的关键

直接使用CPU轮询或单个字节中断来收发数据，在低速场景下没问题，但在高速或大数据量时，会消耗大量CPU资源，导致系统响应迟缓。FIFO和DMA就是为解决这个问题而生的。

3.1 FIFO配置：设置合理的“水位线”

FIFO是一个硬件缓冲区。以TI此款UART为例，其收发FIFO深度均为64字节。你可以把它想象成一个水池，数据是水流。CPU不需要每次水满一勺（一个字节）就来舀一次，而是可以等水池积累到一定水位（触发阈值）再来处理，从而大幅减少中断次数。

配置FIFO主要涉及两个寄存器：UART_FCR(FIFO Control Register) 和UART_TLR(Trigger Level Register)。过程比想象中繁琐，因为涉及模式切换，但每一步都有其道理。

完整配置流程拆解：

1. 进入配置模式B，为访问EFR做准备：

   lcr_backup = UART->LCR; // 步骤1a: 保存当前LCR UART->LCR = 0x00BF; // 步骤1b: 进入配置模式B

   这里0x00BF是一个魔法数字，其含义是LCR[7]=0（非除数锁存访问），且LCR[6:0]的特定组合使能了对EFR的访问。

2. 使能TCR/TLR寄存器子模式（第一部分）：

   enhanced_en_backup = (UART->EFR >> 4) & 0x01; // 步骤2a: 保存EFR[4] UART->EFR |= (1 << 4); // 步骤2b: 设置EFR[4]=1，使能增强功能

   EFR[4]是增强功能使能位，很多高级功能（如自动流控、TLR访问）都需要它开启。

3. 切换到配置模式A，访问MCR：

   UART->LCR = 0x0080; // 进入配置模式A

4. 使能TCR/TLR寄存器子模式（第二部分）：

   tcr_tlr_backup = (UART->MCR >> 6) & 0x01; // 步骤4a: 保存MCR[6] UART->MCR |= (1 << 6); // 步骤4b: 设置MCR[6]=1，使能TCR/TLR子模式

   只有同时满足EFR[4]=1和MCR[6]=1，才能正确访问TCR和TLR寄存器。这种双重保护机制防止了误操作。

5. 配置FCR，使能FIFO并设置初始触发阈值：UART_FCR是一个只写寄存器。你需要一次性设置好以下位：

   • FCR[0] FIFO_ENABLE: 1=使能FIFO（必须使能，否则后续DMA和TLR配置可能无效）。
   • FCR[3] DMA_MODE: 0=模式0（FIFO阈值触发DMA），1=模式1（见后文DMA部分详解）。
   • FCR[5:4] TX_FIFO_TRIG: 发送FIFO触发阈值（例如00=空，01=8字节，10=16字节，11=56字节）。
   • FCR[7:6] RX_FIFO_TRIG: 接收FIFO触发阈值（例如00=1字节，01=8字节，10=16字节，11=56字节）。

   // 假设我们希望：使能FIFO，使能DMA模式1，TX阈值16字节，RX阈值8字节 UART->FCR = (1 << 0) | (1 << 3) | (0x2 << 4) | (0x1 << 6); // 即 0b0100 0011 = 0x43

6. 再次进入配置模式B，配置TLR寄存器：

   UART->LCR = 0x00BF;

   UART_TLR寄存器用于设置更精细的DMA触发阈值（TLR[3:0]对应TX，TLR[7:4]对应RX），范围可以是1-64字节。这给了你比FCR中4个档位更灵活的控制。

7. 配置SCR寄存器，完成触发粒度和DMA模式设置：UART_SCR(Supplementary Control Register) 用于设置触发阈值的粒度和DMA模式细节。

   • SCR[6] TX_TRIG_GRANU1: 0=TLR中TX阈值以字节为单位；1=以4字节为单位。
   • SCR[7] RX_TRIG_GRANU1: 0=TLR中RX阈值以字节为单位；1=以4字节为单位。
   • SCR[2:1] DMA_MODE_2和SCR[0] DMA_MODE_CTL: 与FCR[3]共同决定DMA工作模式。

8. 恢复现场： 按照步骤2a、4a、1a保存的值，逆向操作恢复EFR[4]、MCR[6]和LCR。这一步至关重要，遗漏会导致串口功能异常。

如何选择触发阈值？

• 高吞吐量、低延迟：设置较低的RX阈值（如8字节），让CPU/DMA更频繁地取走数据，降低FIFO溢出风险。
• 低功耗、减少中断：设置较高的RX阈值（如32字节），让数据积累更多再触发一次处理，让CPU有更多时间休眠。
• 发送端：通常将TX阈值设为FIFO深度的一半或更小（如16字节），这样当TX FIFO有空闲时就能及时触发DMA或中断来填充，保持发送流水线不断。

3.2 DMA配置：让数据自动“搬家”

DMA（直接存储器访问）是CPU的得力助手，它可以在不打扰CPU的情况下，在内存和外设（如UART）之间搬运数据。UART的DMA请求通常由FIFO的触发阈值来产生。

DMA模式解析：

TI UART的DMA模式由FCR[3]、SCR[2:1]和SCR[0]共同控制，常见有两种模式：

1. 模式0（FCR[3]=0）：

   • 接收：当RX FIFO中的数据量达到TLR[7:4]设定的阈值时，产生DMA请求。
   • 发送：当TX FIFO中的数据量低于TLR[3:0]设定的阈值时，产生DMA请求。这意味着你需要预先填充一部分数据到TX FIFO。

2. 模式1（FCR[3]=1）：

   • 这是更常用、更高效的模式。它允许DMA控制器直接管理FIFO的“空”和“满”状态。
   • 在此模式下，SCR[2:1]和SCR[0]用于选择子模式，例如控制DMA请求是电平触发还是边沿触发，以及是否使能错误终止等。

配置流程整合：DMA配置与FIFO配置是交织在一起的，即上述FIFO配置流程的步骤5和步骤8。你需要：

1. 在步骤5设置FCR[3]选择DMA模式。
2. 在步骤8设置SCR[2:0]细化DMA模式。
3. 在步骤7通过TLR寄存器设置DMA请求的触发阈值。

一个典型的DMA模式1配置代码片段可能如下：

// 步骤5: 在FCR中使能DMA模式1 UART->FCR |= (1 << 3); // 设置DMA_MODE位为1 // 步骤8: 在SCR中配置DMA模式1的细节（例如，选择模式1下的子模式0） UART->SCR = (0x0 << 1) | (0x0 << 0); // 假设SCR[2:1]=00, SCR[0]=0 为模式1的子模式0

踩坑记录：DMA模式配置不当的一个典型症状是数据发送不完整或卡死。例如，在模式0下，如果你没有在启动DMA传输前手动向TX FIFO写入数据，使其低于触发阈值，那么DMA请求可能永远不会产生。在模式1下，则需要确保DMA控制器的配置（如传输数据量、内存地址自增等）与UART的FIFO深度和触发方式匹配。务必在初始化DMA控制器时，将外设地址设置为UART的THR（发送）或RHR（接收）寄存器地址，并将数据宽度设置为字节（8位）。

4. 协议、中断与流控制配置实战

配置好波特率、FIFO和DMA的“基础设施”后，我们需要为UART通信设定“交通规则”，即数据格式、如何响应事件（中断）以及如何防止数据丢失（流控制）。

4.1 数据帧格式与中断配置

这部分配置集中在UART_LCR和UART_IER寄存器。

数据帧格式（LCR）：

• LCR[1:0] CHAR_LENGTH: 数据位长度，5/6/7/8位。
• LCR[2] NB_STOP: 停止位数量，0=1位，1=2位（或1.5位，取决于数据长度）。
• LCR[3] PARITY_EN: 奇偶校验使能。
• LCR[5:4] PARITY_TYPE: 校验类型（奇校验、偶校验等）。
• LCR[6] BREAK_EN: 强制发送线为低电平（Break信号），用于协议唤醒。
• LCR[7] DIV_EN: 除数锁存访问位。为0时，LCR用于控制数据格式；为1时，LCR用于访问DLL/DLH寄存器。

中断使能（IER）：UART_IER的每一位控制一个中断源的使能。在高性能或使用DMA的场景下，我们可能只使能关键错误中断，而让DMA处理数据。

• IER[0] RHR_IT: 接收保持寄存器中断（当RX FIFO达到触发阈值时产生）。如果使用DMA接收，通常禁用此中断。
• IER[1] THR_IT: 发送保持寄存器中断（当TX FIFO低于触发阈值时产生）。如果使用DMA发送，通常禁用此中断。
• IER[2] LINE_STS_IT:强烈建议使能。它在发生溢出错误（OE）、奇偶校验错误（PE）、帧错误（FE）或Break中断（BI）时触发，对于诊断通信故障至关重要。
• IER[3] MODEM_STS_IT: Modem状态中断（如CTS、RTS变化），在硬件流控中使用。
• IER[7:4]: 需要先设置EFR[4]=1才能访问，用于CTS、RTS、XOFF等高级中断。

配置流程（基于输入材料21.4.1.1.3节）：

1. 禁用UART (MDR1=0x7)，准备修改DLL/DLH（如果波特率已设好可跳过）。
2. 进入配置模式B (LCR=0x00BF)，使能EFR[4]以访问IER[7:4]。
3. 切换到操作模式 (LCR=0x0000)，此时可以安全地读写IER。
4. 先清零IER（特别是清除SLEEP_MODE位，否则可能无法修改DLL/DLH）。
5. 根据需要设置IER的各个位。例如，只使能线路状态中断：IER = (1 << 2);。
6. 切换回配置模式B，恢复EFR[4]。
7. 配置LCR[6:0]设置数据格式（确保LCR[7]=0）。
8. 最后，设置MDR1为所需的工作模式（如0x0为UART模式）。

4.2 硬件流控制（RTS/CTS）配置

硬件流控制通过RTS（Request to Send）和CTS（Clear to Send）两根信号线来防止���据丢失。当接收方FIFO快满时，它会拉低RTS通知发送方暂停；发送方在发送前检查CTS，如果为低则等待。

关键寄存器：

• UART_EFR[7] AUTO_CTS_EN: 使能自动CTS流控。当CTS输入信号变低时，自动暂停发送。
• UART_EFR[6] AUTO_RTS_EN: 使能自动RTS流控。当RX FIFO中的数据量超过TCR[7:4]设置的AUTO_RTS_HALT阈值时，自动拉低RTS输出；当数据量低于TCR[3:0]设置的AUTO_RTS_START阈值时，自动拉高RTS。
• UART_TCR[7:4] AUTO_RTS_START: RTS重新启动阈值（FIFO数据量低于此值则置高RTS）。
• UART_TCR[3:0] AUTO_RTS_HALT: RTS暂停阈值（FIFO数据量高于此值则拉低RTS）。

配置要点：

• 硬件流控配置也需要进入特定的寄存器子模式（TCR_TLR），流程与配置FIFO触发阈值类似。
• AUTO_RTS_HALT阈值应设置为小于RX FIFO深度（如56），留出缓冲空间。AUTO_RTS_START应设置为一个明显更低的值（如16），形成滞回，避免RTS信号在临界点频繁抖动。
• 硬件流控和软件流控不能同时启用。

4.3 软件流控制（XON/XOFF）配置

软件流控通过在线路上插入特殊的控制字符（XON和XOFF）来管理数据流。当接收方需要发送方暂停时，发送一个XOFF字符（通常是0x13，Ctrl-S）；恢复时发送XON字符（通常是0x11，Ctrl-Q）。

关键寄存器：

• UART_EFR[3:0] SW_FLOW_CONTROL: 选择软件流控模式（如使能接收XON/XOFF、发送XON/XOFF等）。
• UART_XON1_ADDR1,UART_XON2_ADDR2,UART_XOFF1,UART_XOFF2: 分别存储两个XON和两个XOFF字符。这允许使用双字符序列，提高可靠性。
• UART_MCR[5] XON_EN: 使能XON任意字符功能（收到任何字符都视为流控恢复？需查手册确认，通常慎用）。
• UART_EFR[5] SPEC_CHAR: 使能特殊字符检测。

配置心得： 软件流控会占用数据带宽，且控制字符不能出现在正常数据流中（否则会被误解释）。在现代嵌入式通信中，除非协议强制要求，否则更推荐使用硬件流控，因为它更可靠、不占用数据内容。如果必须使用软件流控，务必选择数据中不可能出现的字符作为XON/XOFF。

5. 实战案例：从零配置一个带FIFO和DMA的高速UART

假设我们需要在48MHz系统时钟下，配置一个波特率为921600，8位数据位、无校验、1位停止位，使用64字节FIFO，并通过DMA模式1进行收发，同时使能硬件流控的UART接口。

5.1 初始化步骤与代码框架

以下是基于寄存器直接操作的C语言代码框架，强烈建议将每一步封装成函数，并添加丰富的注释。

// 伪代码，寄存器地址需根据具体芯片手册映射 #define UART_BASE 0x48020000 typedef volatile struct { uint32_t THR_RHR_DLL; // 偏移0x0 uint32_t IER_DLH; // 偏移0x4 uint32_t FCR_IIR; // 偏移0x8 uint32_t LCR; // 偏移0xC uint32_t MCR; // 偏移0x10 uint32_t LSR; // 偏移0x14 uint32_t MSR_TCR; // 偏移0x18 uint32_t SPR_TLR; // 偏移0x1C uint32_t MDR1; // 偏移0x20 // ... 其他寄存器 uint32_t EFR; // 偏移0x8 (在配置模式B下访问) uint32_t SCR; // 偏移0x40 } uart_regs_t; uart_regs_t* uart = (uart_regs_t*)UART_BASE; void uart_init_high_speed(void) { uint32_t temp; // === 1. 软件复位，确保从已知状态开始 === // 假设SYSC寄存器在偏移0x54，SYSS在0x58 *(volatile uint32_t*)(UART_BASE + 0x54) |= (1 << 1); // 设置SOFTRESET位 while(!(*(volatile uint32_t*)(UART_BASE + 0x58) & 0x01)); // 等待RESETDONE // === 2. 禁用UART，配置波特率 === uart->MDR1 = 0x7; // 进入禁用模式 // 进入除数锁存模式 (LCR[7]=1) temp = uart->LCR; uart->LCR = 0x80; // 计算921600波特率分频值: 48e6/(16*921600) = 3.255 ≈ 3 uart->THR_RHR_DLL = 3; // DLL = 3 uart->IER_DLH = 0; // DLH = 0 uart->LCR = temp; // 退出除数锁存模式，恢复数据格式（此时还是0，后面再设） // === 3. 配置FIFO与DMA (遵循21.4.1.1.2节流程) === // 步骤1: 保存LCR，进入配置模式B temp = uart->LCR; uart->LCR = 0x00BF; // 步骤2: 保存并设置EFR[4] uint32_t efr_temp = uart->EFR; uart->EFR = efr_temp | (1 << 4); // 步骤3: 进入配置模式A uart->LCR = 0x0080; // 步骤4: 保存并设置MCR[6] uint32_t mcr_temp = uart->MCR; uart->MCR = mcr_temp | (1 << 6); // 步骤5: 配置FCR (使能FIFO，DMA模式1，TX触发16字节，RX触发8字节) uart->FCR_IIR = (1 << 0) | (1 << 3) | (0x2 << 4) | (0x1 << 6); // 0x43 // 步骤6: 回到配置模式B uart->LCR = 0x00BF; // 步骤7: 配置TLR (设置DMA触发阈值，例如TX空16字节请求，RX有32字节请求) uart->SPR_TLR = (32 << 4) | (16 << 0); // RX_TLR=32, TX_TLR=16 // 步骤8: 配置SCR (触发粒度设为字节，DMA模式1子模式0) uart->SCR = (0 << 7) | (0 << 6) | (0 << 1) | (0 << 0); // RX/TX粒度=字节，DMA模式控制位=0 // 步骤9-12: 恢复EFR[4], MCR[6], LCR uart->EFR = efr_temp; uart->LCR = 0x0080; uart->MCR = mcr_temp; uart->LCR = temp; // 恢复最初的LCR // === 4. 配置硬件流控 (可选，参考21.4.1.2.1节) === // ... (流程类似，需设置TCR的START/HALT阈值，并使能EFR的AUTO_CTS_EN和AUTO_RTS_EN) // === 5. 配置数据格式、中断，并最终使能UART === // 进入配置模式B，使能IER[7:4]访问 temp = uart->LCR; uart->LCR = 0x00BF; efr_temp = uart->EFR; uart->EFR = efr_temp | (1 << 4); // 进入操作模式，配置IER (仅使能线路状态中断) uart->LCR = 0x0000; uart->IER_DLH = (1 << 2); // 使能LINE_STS_IT // 回到配置模式B，恢复EFR，并设置数据格式 uart->LCR = 0x00BF; uart->EFR = efr_temp; // 设置LCR: 8位数据，无校验，1位停止位 uart->LCR = 0x03; // CHAR_LENGTH=11 (8位), PARITY_EN=0, NB_STOP=0 (1位) // 最后，使能UART为16x操作模式 uart->MDR1 = 0x0; // === 6. 配置DMA控制器 (此处为示意，需根据具体DMA控制器编程) === // 配置DMA通道：源/目标地址为uart->THR_RHR_DLL，数据宽度字节，外设到存储器（接收）或存储器到外设（发送）。 // 设置传输数据量。 // 使能DMA通道。 }

5.2 中断服务程序（ISR）处理要点

即使使用了DMA，中断处理程序仍然必要，主要用于处理错误和DMA传输完成事件。

void UART_IRQHandler(void) { uint32_t iir = uart->FCR_IIR; // 读取IIR（中断标识寄存器），注意FCR_IIR是同一地址，读操作返回IIR iir &= 0x0F; // 取低4位中断ID switch(iir) { case 0x06: // 接收线路状态错误 (OE, PE, FE, BI) { uint32_t lsr = uart->LSR; if (lsr & (1 << 1)) { // OE: 溢出错误 // 处理溢出：清空FIFO，检查硬件流控或降低发送速率 } if (lsr & (1 << 2)) { // PE: 奇偶校验错误 // 可能线路干扰，记录错误计数 } if (lsr & (1 << 3)) { // FE: 帧错误 // 检查双方波特率、数据格式是否一致 } if (lsr & (1 << 4)) { // BI: Break中断 // 可能对方设备复位或协议要求 } // 读取LSR会清除这些错误标志 } break; case 0x0C: // 字符超时中断（RX FIFO非空但未达到触发阈值，且一段时间无新数据） // 即使数据量少，也读取RX FIFO中所有剩余数据 while(uart->LSR & 0x01) { // 检查DR位（数据就绪） uint8_t data = uart->THR_RHR_DLL; // 读取RHR // 处理���据... } break; case 0x02: // THR中断（发送保持寄存器空） - 如果未用DMA发送，需在此填充数据 case 0x04: // RHR中断（接收数据可用） - 如果未用DMA接收，需在此读取数据 // ... 其他中断类型 default: // 读取IIR本身会清除最低位的中断，但某些中断需要额外操作 break; } }

6. 常见问题排查与调试技巧

6.1 数据收发异常问题速查表

6.2 调试心得与高级技巧

1. 善用LSR（线路状态寄存器）：这是你最好的朋友。在出现问题时，第一时间读取LSR的值。OE（溢出错误）、PE（校验错误）、FE（帧错误）、BI（Break中断）这些位能快速定位是硬件问题、配置问题还是数据问题。

2. 示波器/逻辑分析仪是终极武器：不要只依赖软件打印。用示波器看TX/RX线上的实际波形。测量起始位、数据位、停止位的宽度，可以精确反推出实际波特率。观察CTS/RTS线的变化，可以确认硬件流控是否正常工作。

3. FIFO深度与DMA缓冲区的权衡：UART FIFO只有64字节，对于持续高速数据流，必须依靠DMA。DMA缓冲区大小要合理：太小会导致频繁的DMA传输完成中断；太大会增加内存占用和传输延迟。一个经验法则是设置为FIFO深度的2-4倍，并配合DMA半传输完成中断和传输完成中断来实现“乒乓缓冲”。

4. 低功耗设计考虑：在电池供电设备中，可以通过以下方式优化：

   • 在空闲时，关闭UART接收器（如果协议允许），或进入睡眠模式，通过起始位唤醒。
   • 使用更高的FIFO触发阈值，减少中断/DMA次数，让CPU更长时间休眠。
   • 仔细评估是否真的需要硬件流控，因为保持RTS/CTS线活动会消耗能量。

5. 寄存器配置的顺序很重要：TI的编程模型步骤虽然繁琐，但顺序是经过验证的。例如，一定要在配置波特率（DLL/DLH）前将UART禁用（MDR1=0x7）；在配置FIFO/DMA相关的增强功能前，必须正确进入配置模式B并设置EFR[4]。打乱顺序可能导致配置不生效。

通过这种从寄存器底层出发的理解和配置，你获得的将不仅仅是一个能工作的UART，而是对其行为完全掌控的能力。当再次遇到棘手的通信问题时，你能够直指核心，通过查看和修改关键寄存器位来快速验证假设、定位问题，这才是嵌入式工程师的核心竞争力。