这些年做硬件与PCB相关的工作，说实话，真正让我感觉到“一个产业被新需求重新定义”的，还是这轮AI算力扩张。之前大家说起PCB，潜意识里觉得无非是“板子层数多一点、线细一点”，但自从大模型训练集群、AI服务器、800G交换设备逐步成为算力基础设施后，整条产业链对PCB的态度发生了根本变化——PCB不只是“装上芯片的那块板”，而是直接决定信号完整性、电源完整性、散热乃至系统稳定性的核心部件。需求端在放量，产品端在高阶化，上游设备和材料也一并被拉进新的升级周期。这篇内容我就结合行业动态和实际工程设计经验，把“AI PCB需求放量与高阶升级”背后的逻辑拆开讲讲，也聊聊设备耗材为何会被一并打开新空间，希望对做硬件、做PCB设计或者关注产业链的朋友有参考价值。
1. AI算力扩张，到底给PCB行业带来了什么
1.1 需求的三层放量逻辑
AI对PCB的拉动，直观感受是“量”，但更本质的是“量”背后叠了“价”。
第一层是总需求量的抬升。大模型训练和推理需要海量GPU集群，一台AI服务器内部的加速卡、交换机、电源模块、背板，每一块都需要独立PCB。与传统通用服务器相比，AI服务器因为异构计算架构、多GPU互联、高速网络接口的原因，单机PCB使用面积和层数都有明显增加。原来一台通用服务器主板可能8到12层就能满足，到AI服务器阶段，主板与加速底板普遍做到16到28层，单板面积也更大。整机PCB价值量是传统服务器的数倍，这个增量是实打实的。
第二层是技术规格的升级。AI系统内部跑的信号速率越来越高，PCIe从4.0到5.0再到6.0，SerDes速率从56Gbps往112Gbps甚至224Gbps演进，信号频率提升后，PCB材料的介电常数和损耗因子直接决定信号能不能完整到达对端。普通FR-4板材已经无法满足这类高速信号要求，必须换用Mid-Loss、Low-Loss乃至Ultra-Low-Loss等级的高速材料。材料升级带来的单平米价格上涨幅度可能达到30%到100%以上，这对行业的产值拉动非常明显。
第三层是结构形态的变化。AI加速模块开始大量采用高阶HDI、任意层互连结构，GPU的封装载板也逐步向更大尺寸、更高层数的ABF载板过渡。过去只有手机主板才用HDI，现在AI加速卡和交换机也开始大规模使用，并且阶数直接做到三阶以上或任意层。载板、类载板、高多层通孔板三条技术路线同时被拉动，对“能打高阶工艺”的产能形成强烈需求，低端产能则面临闲置风险。
1.2 “量价齐升”背后为何是结构性机会
这里要特别强调，AI PCB的需求不是均匀地撒给所有板厂。如果只做传统单双面板、低层数多层板，很可能感受不到这轮景气；真正受益的是具备高速材料加工能力、高多层板良率控制能力、HDI与封装基板制程能力的产线。
深层原因在于：AI系统给PCB设计带来的瓶颈不是“能不能做出来”，而是“做了能不能保证良率、能不能保证每一批信号一致性”。高多层板压合对位精度要求极高，高速材料的钻切加工窗口窄，孔壁与铜箔界面的粗糙度直接改变插入损耗，这些都对板厂的工艺数据库和设备精度提出全新要求。因此行业内出现明显的产能分层：能做AI服务器主板和800G交换机板的产线满负荷运转，低端产能利用率却上不去。这种结构分化也解释了为什么设备与耗材的市场容量并非简单随PCB产量增长，而是随高阶产品占比提升而加速扩张。
2. 高阶升级方向：材料、工艺与结构三线并行
2.1 高多层板：从8层走向20层以上的代价
高多层板是AI服务器PCB最核心的形态。早年服务器主板集中在8到16层，如今AI加速卡主板和交换机主板做到20层以上非常常见，有些背板甚至做到30到40层。
层数上升直接带来三个技术挑战。
第一个是层间对位。层数越多，叠层累计公差越难控制，传统机械定位方式容易产生累积偏移。高阶产线普遍采用X-Ray钻孔靶标系统与涨缩补偿机制，在压合后先测实际板内涨缩，再动态调整钻孔坐标。这里考验的不是单一设备，而是整个工艺链的数据流转能力。
第二个是压合品质。高多层板压合次数多，树脂填充、玻纤布匹配、铜箔粗糙度都要重新匹配。若材料之间的热膨胀系数差异过大，极容易在后续热循环中出现分层或爆板。之前接触过一个28层板项目，就因为两家的PP与芯板CTE参数不匹配，做温度循环测试时内层出现微裂纹，最后只能整体换料。
第三个是钻孔与电镀。层数越高，板厚越大，厚径比（板厚/孔径比）随之加大，机械钻头的磨损加剧，孔壁粗糙度更难控制；电镀的深镀能力不足时，孔中心位置容易出现铜厚偏薄。厚径比超过14比1以后，传统的垂直连续电镀线就开始吃力，需要脉冲电镀或更先进的水平电镀方案介入。
2.2 HDI与封装基板：精细化路线的价值
如果说高多层板解决的是“层数多”的问题，HDI解决的是“密度高”的问题。AI加速卡上器件密度极高，BGA引脚间距越来越小，普通通孔设计已经塞不下所有扇出走线。HDI结构通过盲埋孔和微孔技术，把走线空间从平面拓展到立体，三阶HDI和任意层互连（ELIC）在AI加速模块中的渗透率提升非常快。
封装基板层面，GPU主芯片大多采用FC-BGA封装，需要用到ABF载板。ABF载板的线宽线距从目前的15/15μm往12/12μm甚至10/10μm推进，层数也做到20层以上。这里的技术难点在于载板表面的平坦度、细线路的良率控制，以及mSAP工艺中药水均匀性的把握。整体来看，HDI与封装基板是PCB行业里技术门槛最高的环节之一，也是这轮AI升级中产能最紧缺、扩产最积极的方向。
2.3 高频高速材料选型：Dk/Df才是一切的基础
很多刚接触高速PCB的朋友容易先关注线宽线距，但实际上在AI系统中，材料选型的重要性排在更前面。
材料的介电常数（Dk）决定信号传播速度，损耗因子（Df）决定信号传输损耗。常规FR-4的Df通常在0.018到0.022之间，在10GHz频段损耗已经比较明显；而AI服务器高速链路普遍需要Mid-Loss材料（Df约0.008到0.01）、Low-Loss材料（Df约0.004到0.005）、甚至Ultra-Low-Loss材料（Df约0.002到0.003）。
选型原则可以概括为“够用就好，不盲目追高”。56Gbps SerDes链路一般Low-Loss等级就够，但112Gbps链路基本要上到Ultra-Low-Loss。同时要注意材料在高速下的性能一致性。同一个板材，不同批次之间的Dk/Df是否稳定、温升后的插损变化趋势，直接关系到系统量产后的信号裕量。另外铜箔粗糙度的影响也不可忽视，HVLP铜箔表面更平整，插入损耗明显更低，但和树脂的结合力会变差，这又牵扯到处理工艺的配合。
2.4 工艺复杂度对设备耗材的连锁冲击
高阶产品并不是只换一种板材那么简单，它会连带性地影响整条工艺链。
图形转移环节，传统CCD曝光机对高密度细线路支持有限，LDI激光直接成像设备因为对位精度高、可动态补偿涨缩，逐步成为高阶产线的标配。钻孔环节，高厚径比让机械钻机的稳定性和钻头寿命备受考验，微小孔和盲孔又必须依赖UV激光或CO2激光钻孔设备。电镀环节，高纵横比要求更强的深镀能力，脉冲电镀电源与特殊电镀药水的用量增加。检测环节，AOI和AVI设备要能识别更细线路的缺陷，检测算法和相机分辨率的升级需求同步增长。
此外，真空压合机、热风整平、表面处理等环节，也随材料体系和工艺要求的变化而升级。比如采用低损耗材料时，压合温度窗口、真空度要求往往比普通FR-4更严格，因为树脂流动性差异会直接影响层间气泡和填胶效果。可以说，AI PCB的高阶化升级对设备的要求是“重新定义参数”，而不是简单提升产能，这恰恰是设备与耗材市场空间被打开的底层逻辑。
3. 设备与耗材的新空间到底怎么算
3.1 图形转移：LDI从可选到标配
当线宽线距从75/75μm走向50/50μm以下，传统菲林接触式曝光在解析度和对位精度上开始力不从心，LDI（激光直接成像）设备的渗透速度明显加快。
LDI的核心优势是“无菲林、高精度、可补偿”。它用激光直接把图形扫描到干膜上，省掉了菲林制作、对位环节；同时可以根据前面X-Ray测得的涨缩数据，对图形进行实时缩放补偿。这对高多层板尤其关键——压合后的板子涨缩不稳定，普通曝光机只能靠手动或半自动对位，LDI直接靠坐标数据驱动，对位精度能控制在±15μm以内。
从设备经济账的角度看，LDI设备单价远高于传统曝光机，但人工省了、良率提了、精细线路能力也有了。目前高阶PCB产线的LDI渗透率已经相当高，后续的增量更多来自老产线技术改造和新增产能。
3.2 钻孔工序：机械钻、激光钻与厚径比瓶颈
钻孔是PCB工序里非常吃设备的部分，AI高多层板的钻孔难度直接上升。
机械钻孔方面，高厚径比意味着钻孔时间更长、钻头磨损更快。传统硬质合金钻头加工厚板时，断钻率会明显上升。行业里常用“叠板数降低”来缓解断钻风险，但代价是产能下降。这也推动超硬涂层钻头、更高刚性钻机的需求。
激光钻孔方面，HDI微孔的孔径多为0.075mm到0.1mm，UV激光和CO2激光各有应用场景：CO2激光在树脂和玻纤去除上效率更高，但对铜箔的直接加工能力弱，通常要配合“开铜窗工艺”；UV激光可以直接加工铜箔，适合更小孔径。激光设备的功率稳定性、光路系统寿命，直接影响孔径一致性和孔壁质量。
厚径比超过12比1以后，电镀铜的深镀能力就是关键瓶颈。普通直流电镀在深孔中心的铜厚会明显偏薄，无法满足可靠性要求。脉冲电镀通过周期性反向电流的整平作用，能显著改善深镀能力，但设备成本和药水体系都要跟着调整。这些环节的单机价值和耗材消耗量都比传统产品高出不少。
3.3 压合、电镀与检测：影响良率的三个隐形环节
很多人把注意力放在曝光和钻机上，但高多层板真正容易出问题的地方，往往在压合、电镀和检测三个环节。
压合环节，高层数意味着多次压合，每次压合的温度曲线、真空度、压力分布都影响树脂流动与层间结合力。真空压合机是标配，高阶产品还要用带高频加热或分段温控的设备来保证温度均匀性。这里容易忽略的是压合缓冲材料、离型膜、钢板等耗材的消耗量——层数越多，压合次数越多，耗材更换频率也越高。
电镀环节，除了前面提到的深镀能力，药水添加剂的消耗量也显著增加。细线路电镀对铜离子浓度、光亮剂和整平剂的均衡性要求更高，药水分析频率和补充量都高于常规产线。
检测环节，AOI检测设备对细线路、微小孔、BGA焊盘的检测能力必须有明显升级。线宽到40μm以下时，普通AOI的误判率会大幅上升，需要更高分辨率的相机以及基于AI算法的缺陷分类软件。这类检测设备的单价、算法授权费用、数据存储成本都会增加，对应的是行业检测费用上升。
3.4 耗材消耗量的测算逻辑：钻头、材料与药水的经济账
设备是一次性投入，耗材是持续消耗，对产业空间来说，耗材的增量逻辑甚至更值得关注。
以钻头为例，一块28层AI服务器主板需要的孔径数量远高于传统服务器主板，孔数越多钻头消耗越大。而高厚径比又让单支钻头可加工的孔数明显减少，整体钻头消耗量可能成倍增加。这就是为什么每逢高阶产能集中释放，钻头厂商的出货量增长往往快于PCB产值增长。
高频高速材料本身的消耗增量也很大。材料等级越高，PP和覆铜板单价越贵，对应上游树脂、玻纤布、铜箔三大原材料的价值量同步提升。尤其是低轮廓铜箔、高纯树脂这类特种材料，产能相对刚性，供需紧张时涨价弹性很大。
药水与化工品的消耗与产线稼动率直接相关。高阶电镀药水、化学沉铜药水、蚀刻液等，因为工艺窗口更窄、更换频次更高，单位产值对应的药水消耗金额也高于中低端产线。综合下来，“高阶产品占比提升”对设备耗材行业的拉动，往往体现为“产值增速大于PCB面积增速”的剪刀差效应。
4. 把高阶要求落到PCB设计图上
4.1 层叠结构与阻抗设计：先定规则再画线
行业分析讲再多，最终还是要落到工程图纸上。AI服务器PCB设计的第一步不是画线，而是定层叠与阻抗。
层叠设计要考虑信号层、电源层、地层如何交错，原则是“高速信号层紧邻完整参考地平面”，回流路径要连续。一般建议高速信号层不直接相邻，避免层间串扰；相邻层走线要尽量正交，减少平行走线长度。叠层厚度的设定非常关键，因为阻抗主要由线宽、介质厚度、介质常数共同决定。以常见的PCIE 100Ω差分对为例，层叠设计中要先确定参考层间距和材料Dk，再用阻抗计算工具反复调整线宽线距。
AI加速卡上常见的阻抗目标包括单端50Ω、差分85Ω（PCIe）、差分90Ω（USB/以太网）、差分100Ω（高速背板）等。这里要给个经验提醒：叠层越薄，阻抗控制越难，因为介质厚度公差对阻抗的影响会被放大；而为了满足高层数下的信号完整性，又不得不压缩层间距。设计阶段务必要和板厂提前沟通叠层能力，不要按理论值拍脑袋，否则做出来的板子阻抗离散度会非常难看。
4.2 布线规则：差分等长、背钻与回流一个不能少
布线是PCB设计中耗时最长也最容易返工的部分。针对AI高频高速场景，有几点必须刻意关注。
差分对内等长优先于对外等长。对内等长做不好，会产生相位差、共模转换，哪怕布线再漂亮信号质量也会出问题。常规做法是在差分线拐角处补蛇形线，蛇形线间距要大于3倍线宽，尽量减少耦合造成的阻抗突变。等长的同时还要控制参考平面跨分割——一旦信号回流路径被分割层切断，整个链路完整性就直接崩掉。所以布线时给关键高速信号预留完整的地平面区域，优先级要高过“走线好看”。
背钻是AI服务器PCB常用工艺，目的是去掉过孔中不参与信号传输的残桩。残桩会引起反射和谐振，速率越高影响越明显。背钻设计要注意钻针深度控制，一般要求残桩控制在10mil以内，同时在制造文件里明确标记背钻区域和深度，否则板厂不知道哪些孔需要背钻、从哪一面钻。
另外，高速信号过孔换层时，要在旁边放置回流地孔。地孔的作用是提供紧邻的低阻抗回流路径，减少电流绕行带来的辐射和串扰。很多初学者只关心信号过孔打了没有，忘记地孔，最终EMC测试不过，回头整改的代价比布线时多花两个小时大得多。
4.3 工具层面的实用设置技巧
工程落地时，工具效率直接影响项目周期。Cadence Allegro在AI服务器这类高复杂度项目中是主流工具，用好它的约束管理器能极大降低人为出错概率。
建议在做布线前就把物理规则和间距规则完整定义好。比如针对不同网络设置不同的线宽线距规则：普通信号线用5mil规则，高速差分对用专属规则，电源网络单独设置宽线宽。在Allegro的Constraint Manager里，可以先建好Physical和Spacing规则表，再把网络分配到对应CSet中，这样拉线时工具会自动限制，不满足规则边拉边报。
再有一个实用技巧：利用Allegro的快捷设置脚本。高频设计中要频繁切换测量模式、显示飞线、切换层对，把常用命令做成快捷键能省大量时间。例如把“高亮网络”设成快捷键，“测量距离”设成快捷键，把“切换布线层”设成数字键盘快捷键，熟练之后画图速度能提升一半还多。
还有一点容易被忽略：原理图与PCB器件的对位。同步AD或Allegro时，编号命名规范非常重要。若器件位号乱起、封装命名不规范，后续做背钻说明、丝印调整、坐标文件输出时会出现一连串麻烦。做AI服务器这类大板子，前期规范比后期补救省力得多。
5. 设计到制造的常见坑与排查经验
5.1 设计端：从Gerber输出到板厂沟通的常见疏漏
很多设计工程师把文件交给板厂那刻就觉得任务完成，直到样板回来发现各种问题。根据我的经验，以下几个坑最常出现。
Gerber文件输出时公英制转换错误。如果设计环境用的是英制，输出Gerber到公制体系板厂时没有统一单位，所有尺寸都会被整体放大或缩小，板子直接废掉。输出前务必核对一遍参考尺寸标注，用CAM350或嘉立创EDA在线预览对关键尺寸做复核。
还有钻孔文件与线路层对位坐标不一致的问题。线路图形坐标系和钻孔文件坐标系如果基准点设置不同，打出来的孔会整体偏移甚至飞孔。这块是个“隐藏雷区”，Gerber里显示正常，实际到板厂DFM检查才发现坐标偏差。更稳妥的做法是向板厂明确要求“按钻孔层与线路层统一原点文件”。
还有一个典型问题是丝印模糊。丝印模糊不一定全是板厂工艺问题，很多时候是设计文件自身的字符线宽、文字高度太小，超出油墨转移能力。常规文字高度建议不低于0.8mm、线宽不低于0.15mm，否则丝印边缘发虚甚至糊成一团。铺铜区域内丝印处理也要注意，大铜面上丝印容易出现溢墨，常用做法是建一个“禁丝印区”的规则或减小字符密度。
5.2 制造端：钻孔、压合与阻抗实测的现场经验
制造端的核心问题是“设计规则与实际产线能力不匹配”。比如高厚径比钻孔，设计阶段以为板厂可以轻松做14比1，实际不同产线的能力和稳定性差距巨大。好的做法是：在设计初期就把厚径比的极限参数列出来，并预留过孔孔径或板厚调整空间，不要卡着产线能力上限去设计。
阻抗实测也是高频问题。设计算出来的阻抗值与实测值偏差过大，通常是板厂使用的叠层厚度、材料Dk与设计假设不一致。排查方法很直接：拿到板厂实际叠层报告后，用他们给的介质厚度和材料Dk重新计算一遍阻抗，再对比测试值。如果仍偏大，就要查阻抗线的线宽蚀刻补偿是不是不够，或者参考平面周边是否有其他线路破坏了均匀介质环境。
还有一个值得分享的经验：20层以上的大板，翘曲问题几乎无法完全避免，但可以控制。设计时尽量保证叠层对称，铜厚分布均匀；板厂压合工艺上要注意最后一压的温度和压力曲线，出板后的定型冷却托盘要平整。对PCB设计者而言，在板边预留适当的工艺边和定位孔，给板厂更大的加工余量，同样能降低翘曲报废风险。
5.3 量产阶段的关键动作：试产验证与测试覆盖率
AI PCB从样板到量产，中间有个很关键的试产验证环节。样板几块能跑通，不代表小批量几十上百块也能稳定。量产阶段要重点看三项数据：阻抗测试的均值与标准差、AOI的缺陷率分布、成品电气测试的开短路直通率。
如果阻抗测试均值正常但标准差偏大，说明叠层厚度或蚀刻均匀性波动明显，要向板厂要过程能力数据（CPK），并对比不同批次叠层涨缩趋势。如果AOI缺陷集中在某几个特定图形区域，比如BGA扇出区或密集过孔区，可能要审视设计文件的铺铜密度是否过高，导致干膜或蚀刻药水交换不充分。电气测试方面，除了常规开短路，建议对高速网络加做TDR时域反射测试，确认过孔、背钻残桩位置没有产生异常反射峰值。
量产排查记住一个原则：用数据定位问题，不要凭手感。PCB制造链条太长，每一道工序都可能引入偏差，没有过程数据支撑时，问题往往是“公说公有理，婆说婆有理”。把每次试产记录存档，形成自己的良率数据库，后面再遇到类似设计项目，判断问题会快很多。
做这轮AI PCB升级项目下来，我最大的体会是“板材、工艺、设计三者的耦合度，比以往任何时候都高”。以前做普通多层板，设计与工艺可以分得很开；到了AI服务器级别的高多层、高速材料、复杂叠层，设计工程师如果不了解材料Dk/Df、不了解板厂钻孔与压合能力，画出来的板子大概率要反复改版。建议做相关方向的朋友，把材料选型和板厂工艺数据库的学习提到和布线技巧同等重要的位置，多和板厂工艺工程师聊，多积累试产数据，这比单纯追求“画得快”重要得多。PCB行业这轮由AI驱动的升级预计还会持续很长一段时间，设备、材料、设计规范也会在这个过程中快速迭代，身处其中，确实值得沉下心把基本功打扎实。
