双结点控制系统实战：ADC采样与CAN通信协同设计

双结点控制系统，说简单点就是一头负责采集、一头负责控制，中间用CAN总线连起来。这样的结构在工业现场很常见：传感器装在设备端，控制器放在控制柜里，两边距离可能隔着十几米甚至几十米，模拟信号直接拉线过来既不现实也容易被干扰，于是ADC采样结点把模拟量变成数字量，通过CAN总线送过去，控制结点收到数据后做策略运算，再输出控制信号。P3这个项目就是把这两块完整走通，包含ADC采样链路的处理、CAN通信链路的规划，以及两个结点之间怎么配合才能形成一个稳定的控制闭环。

这篇文章主要写给正在做嵌入式控制、工业数据采集，或者准备把ADC采集和CAN通信组合到同一个系统里的开发者。我会把项目中真正影响成败的细节拆开讲，包括采样周期怎么算、报文ID怎么规划、双结点时序怎么同步，以及联调时最容易翻车的几个坑。

1. 双结点控制的项目任务拆解：ADC采样结点与CAN控制结点各自要承担什么

1.1 这套系统要解决的现场问题

我最早接到这个需求时，现场的情况是这样的：传感器信号分布在设备的不同位置，控制器却必须集中在一个柜子里。如果每个传感器都直接拉模拟量信号线到控制器，线缆成本高不说，长距离传输时模拟量太容易受电机启停、变频器干扰，信号到控制器那边已经没法看了。

所以项目定下来的方案就是把系统拆成两个结点：采集结点放在传感器附近，做ADC采样，把模拟量转成数字量后通过CAN总线发送；控制结点放在柜子里，接收CAN数据，执行控制算法，再通过PWM或者开关量输出驱动执行机构。两个结点中间只走一对CAN差分线，抗干扰能力比模拟量长线传输强得多。

这个拆分看起来简单，但它带来了一个额外的挑战：两个结点不是同一个芯片，它们各自有独立的时钟、独立的程序运行节奏，怎么保证采集端的数据能及时送到控制端，控制端算出来的结果能准确作用到执行机构上，这就要靠CAN通信协议的设计和双结点的时序配合来解决了。

1.2 硬件拓扑与结点分工

P3项目的硬件拓扑可以概括为"采集结点 + 总线 + 控制结点"的结构。

采集结点（结点A）的核心器件是一颗带12位ADC的MCU，前端是信号调理电路，包括分压电阻、RC滤波、电压跟随器，把传感器输出的0到10V电压或4到20mA电流转换成MCU ADC口可以承受的0到3.3V范围。MCU通过ADC规则通道采样，使用DMA自动搬运结果，然后周期性把最新的采样值打包成CAN报文发出去。

控制结点（结点B）也是一颗同样的MCU，CAN接收中断把报文存到缓冲区，主循环里做控制运算，输出PWM到执行机构。结点B同时会周期发送心跳报文或者控制参数给结点A，形成一个双向通信的关系。

这两个结点的程序是分开写的，但设计时必须放在一起考虑——比如结点A的CAN发送周期要跟结点B的控制周期对齐；结点B的接收缓冲区要能容忍CAN总线的抖动；两边对报文ID的定义必须一致，否则联调时就是灾难。

1.3 为什么选中ADC+CAN这个组合

很多人在选型时会纠结：为什么不用RS485？为什么不用以太网？

我当时的考虑是这几点：

• CAN总线是差分信号，共模抑制能力强，在电机、变频器附近工作比RS485更稳。
• CAN的多主仲裁特性意味着总线上挂多个采集结点时，每个结点可以直接发数据，不依赖主机轮询，采集数据的实时性好。
• CAN报文有CRC校验和错误帧机制，数据传错了会重发或者报错，可靠性比纯UART高。
• 在控制类场景里，CAN的短帧结构（最大8字节）反而成了优势，一帧数据量不大但非常紧凑，适合高频周期通信。

ADC则是采集模拟量绕不开的环节，12位分辨率在大多数工业传感场景下足够用，关键在于怎么把采样值采得稳、采得准，这部分我在下一章详细展开。

2. ADC采样链路的完整设计：从采样周期计算到数据去漂移

很多人以为ADC采样就是把寄存器读出来那么简单，实际上采样周期配错了、前端电路没处理好、滤波算法没跟上，读出来的数据根本没法用。这一章我会从采样周期、信号调理、数据滤波三个层面把ADC链路讲透。

2.1 采样周期怎么配置才够用

ADC采样不是一个瞬间完成的操作。STM32的ADC是逐次逼近型（SAR）结构，内部有一个采样电容，转换前需要先闭合采样开关，让外部信号给采样电容充电。采样时间太短，电容没充满，转换出来的值就会偏小；但采样时间也不是越长越好，太长会限制转换频率，影响采样率。

以一颗主频72MHz的MCU为例，ADC时钟通常配置为12MHz（PCLK2 72MHz经过6分频）。ADC完成一次完整转换所需的时间是：

转换时间 = (采样周期 + 12.5个ADC时钟周期) / ADC时钟频率

如果采样周期配置为1.5个ADC时钟，总转换时间为：

(1.5 + 12.5) / 12MHz ≈ 1.17微秒

如果采样周期配置为55.5个ADC时钟，总转换时间为：

(55.5 + 12.5) / 12MHz ≈ 5.67微秒

这里有个关键点：外部输入阻抗和采样电容的匹配关系。采样时间越短，对外部信号源的内阻要求越低。如果传感器经过一个大电阻分压后直接进ADC，内阻很高，采样时间又很短，电容根本充不满，采出来的值就会偏低，而且这个偏低程度跟信号内阻有关，不同通道偏差还不一样，表现为"数据很稳但就是不准"。

我在这个项目里把采样周期设成28.5个ADC时钟，实际转换时间大约3.4微秒，单个通道采样率可以做到30kSPS以上，远高于控制周期10ms内含一个采样值的要求。这种余量是为了保证前端即使有一点阻抗，采样也足够稳定。

2.2 信号调理前端与参考电压细节

ADC采集精度不只是MCU内部的事，前端电路直接决定了你能采到什么样的信号。项目里传感器信号范围是0到10V，MCU的ADC输入范围是0到3.3V，必须做分压和调理。

分压我用的是1%精度的金属膜电阻，比例大致为3.3比10，也就是分压比约1比3.03，再并联一个100nF电容到地，构成一阶低通滤波，截止频率大约1.6kHz。这个滤波很关键，主要作用是滤掉现场的工频干扰和高频噪声，但是要注意：滤波电容不能太大，否则ADC采样时电容放电太慢，会让信号响应变迟钝。

另一个容易忽略的是参考电压。很多MCU的ADC参考电压直接接VDDA，而VDDA如果跟数字电源没有做隔离，MCU引脚翻转时的噪声就会耦合到参考电压上，导致采样值跳动。项目里我在VDDA和VSSA之间加了磁珠和10uF+100nF的双电容去耦，必要时还可以外接一颗高精度基准芯片。

操作层面的建议是：

• 在ADC输入前加一级运放电压跟随器，可以有效降低信号源内阻，让采样更稳定。
• 如果采样的是电流信号（4到20mA），先在输入端并联一个250欧姆精密电阻转成1到5V电压再调理。
• 所有模拟地的走线要单独回流，不能跟数字地混在一起，最后在电源入口处单点连接。

2.3 数据漂移的根源与滤波方案

ADC数据漂移是干这行必然遇到的问题。所谓漂移，就是同一个输入电压，前后两次读取的值却不一样，比如在某个固定电压下，采样值在上下几十个LSB之间来回跳。这种情况下，单片机外围电路正常、接线正常，但数据就是不稳定。

漂移的来源主要有三个：电源噪声、参考电压纹波、外部干扰。还有一个来源是ADC本身的热噪声，尤其是高阻抗输入时。

滤波是解决漂移最直接的手段。项目里我试过几种方案，最终采用的是滑动平均加中值滤波的组合。

滑动平均实现简单，代码如下：

#define FILTER_LEN 8 uint16_t adc_filtered_value(uint16_t new_sample) { static uint16_t buffer[FILTER_LEN] = {0}; static uint8_t index = 0; static uint32_t sum = 0; sum -= buffer[index]; buffer[index] = new_sample; sum += new_sample; index = (index + 1) % FILTER_LEN; return (uint16_t)(sum / FILTER_LEN); }

中值滤波对付突发性尖峰特别有效，因为滑动平均会把一个尖峰当成有效值平均进去。我的是先取5个原始采样值排序取中值，再做8次滑动平均，这样既抑制了随机噪声又滤掉了尖峰。

从实测来看，滤波前ADC原始值峰峰值跳动大约20到30个LSB，滤波后可以压到5个LSB以内，换算成电压大约是5mV以内，满足项目控制精度要求。

2.4 规则通道、注入通道与DMA的配合

STM32的ADC有两类通道：规则通道和注入通道。规则通道就像"常规排队"，一次转换多个通道时按顺序来；注入通道更像"插队"，可以在规则通道转换途中强制插入一次高优先级转换。

在这个项目里，我把周期采样的主信号放在规则通道上，使用扫描模式加DMA，连续采集多个传感器信号。DMA配置成循环模式，每次转换完成自动搬运到内存数组里，CPU完全不干预，采样和数据处理可以并行。

需要注意的坑有两个：一个是DMA传输宽度必须和ADC数据寄存器对齐，12位数据右对齐时每个采样值是16位，DMA要配成半字（Half Word）模式；另一个是如果开了扫描模式多通道采集，DMA缓冲区长度必须大于等于通道数乘以每通道采样次数，否则DMA写穿缓冲区会造成不可预知的错误。

我在联调时遇到过DMA只搬运一次就不动了的情况，后来发现是DMA的循环模式没有正确使能，ADC转换完成信号没有持续触发DMA请求。排查方式很简单，在内存里看缓冲区首地址的值有没有持续更新，没有更新就从ADC和DMA两边的使能配置逐项查。

3. CAN通信链路设计：报文ID规划、仲裁和双结点控制时序怎么配合

CAN这块，如果只是把数据发出去、收回来，其实难度不大。真正的难点是报文ID怎么规划才能让两个结点在总线上有序工作，波特率怎么配才不会出现大量错误帧，以及采集结点和控制结点之间怎么建立一个稳定的闭环时序。

3.1 报文ID规划：优先级就是控制权的分配

CAN总线的仲裁机制基于报文ID，ID越小优先级越高。当两个结点同时往总线上发数据时，ID小的报文会赢得仲裁继续发送，ID大的那个会自动退避，等到总线空闲再发。

这个机制用在双结点控制系统里有一个非常实用的设计原则：把实时性要求最高的报文放在ID最小段。

我在项目里的ID分配这样设计的：

这样设计的一个直接好处是：即使结点A正在发采样数据，结点B突然需要下发一条控制指令，控制指令也能立刻赢得仲裁，不会因为总线被采样数据占住而错过时机。在双结点控制系统里，控制指令的优先级永远是第一位的。

另一个细节是CAN标准帧的ID最多11位，如果系统之后要扩展到更多结点，ID规划要提前留好分组区间，不要写死在代码里。我习惯用宏定义把ID集中管理，方便后续调整。

3.2 波特率与位时序的配置计算

CAN的波特率不是随便配一个数字就能稳定工作的。它由同步段、传播段、相位缓冲段1（BS1）、相位缓冲段2（BS2）组成，这些段的长度决定了采样点位置，采样点位置不对，长距离或高波特率下就会出现大量错误帧。

以CAN外设时钟36MHz为例，目标波特率500kbps，计算方式如下：

波特率 = CAN时钟 / (预分频器BRP × (1 + BS1 + BS2))

代入：

500kbps = 36MHz / (BRP × (1 + BS1 + BS2))

需要满足：

BRP × (1 + BS1 + BS2) = 72

我采用BRP=4，BS1=12，BS2=5，总的位时间量化单元为1+12+5=18个，4×18=72，波特率正好500kbps。采样点位置为：

采样点 = (1 + BS1) / (1 + BS1 + BS2) = 13 / 18 ≈ 72.2%

采样点放在72%附近是推荐的，在这个点上采样能最大程度避开信号跳变沿，抗干扰能力最好。BS1和BS2还有一个隐藏作用：它们可以吸收总线上信号传播延迟和时钟偏差。两个结点之间的线缆越长，信号传播延迟越大，BS1就要适当加大。项目里两个结点之间距离大概30米，500kbps下BS1设12足够。

3.3 双结点控制闭环的时序设计

这一节是双结点控制的核心，也是跟"单结点采集+单结点控制"最本质的区别。

两个结点各自有独立的MCU和时钟，如果只是"结点A发、结点B收"，那本质上还是一个开环系统，控制效果取决于通信延迟是否稳定。但CAN的发送时机受总线仲裁影响，延迟是抖动的，所以必须设计一个明确的时序约定。

我在项目里约定了一个10ms的控制周期：

这个时序的关键点是：结点A的ADC采样和CAN发送必须同步在一个节奏上。最简单可靠的做法是用一个定时器中断作为统一的时基，中断里触发ADC采样，采样完成后置标志位，主循环检测到标志位就发送CAN帧。这样可以避免"采样完成得早但发送得晚"造成的额外延迟。

结点B那边用CAN接收中断作为隐式时基，每次收到结点A的采样帧就记录时间戳，控制算法基于最新一帧数据运算。如果超过一个周期（10ms）没收到新数据，就进入数据超时保护，输出保持或者进入安全状态。

3.4 经典CAN与CAN FD的取舍

项目初期有人建议直接用CAN FD，说速度更快、数据更长。我评估后还是选了经典CAN 2.0。

原因是这个双结点系统单帧数据量很小，采样值加状态字也就8个字节以内，经典CAN的标准帧完全够用。CAN FD优势在于数据场最多64字节、波特率可以更高，但代价是总线时序要求更苛刻、终端电阻匹配要求更高，在30米传输距离下经典CAN 500kbps的稳定性更让我放心。

如果你的系统后来要扩展成多结点，而且每个结点要上报大块数据（比如波形记录），那时候再考虑CAN FD不迟，硬件上选用同时支持CAN 2.0和CAN FD的控制器就行。

4. 双结点联调中最容易翻车的三个问题与排查过程

双结点联调阶段遇到的问题，往往不是单纯ADC的问题，也不是单纯CAN的问题，而是两者叠加后暴露出来的。我挑三个最典型、最容易让新手卡住的问题，把完整排查链路写出来。

4.1 DMA数据紊乱：缓冲区被写穿或数据错位

现象是结点A发送的采样数据在结点B端看起来时好时坏，有时候压力值和温度值互相串了，有时候连续几帧都是同一个值。

第一反应是CAN通信的问题，于是用CAN分析仪挂在总线上看，发现总线上发出的数据本身就是乱的。问题定位到结点A的ADC采集侧。

排查过程是这样的：

• 先关掉CAN发送，在结点A本地用串口打印ADC缓冲区内容，确认ADC+DMA采集本身是否正确。
• 结果发现本地数据也有错位，说明问题在DMA搬运环节。
• 检查DMA配置，发现DMA的长度配置成了字节模式，而ADC数据是半字（16位），导致每个采样值的高8位和低8位被拆开搬运，数据自然全乱了。
• 同时发现扫描模式下使能了多个通道，但DMA缓冲区大小只申请了单通道的容量，第二个通道的数据直接写穿了缓冲区。

修复方案是：DMA传输宽度改为半字，数据长度改为"通道数 × 每通道缓冲个数"。改完后本地打印数据恢复正常，CAN发送的数据也正常了。

这事的教训就是DMA配置里数据宽度和外设寄存器宽度必须严格对齐，多通道扫描的缓冲区长度一定要按通道数预留。

4.2 采样数据正常但控制效果差：采样时刻和控制周期错位

第二个问题很隐蔽。单独看结点A的采样数据没问题，单独看结点B的PWM输出也正常，但整个系统联调时，控制的动态响应总是慢半拍，而且不是固定的慢，是一会快一会慢。

我怀疑过PID参数，调整了积分系数，效果不明显。后来用逻辑分析仪同时抓了两个信号：结点A的CAN发送引脚和结点B的PWM输出引脚。对比发现，从结点A发出采样帧到结点B更新PWM，延迟时间在1ms到5ms之间波动，这个波动直接导致控制效果变差。

根因是结点A的ADC采样在中断里完成，但CAN发送在主循环里执行，主循环里还有其他任务占用了时间，导致"采样完成"和"数据发出"之间多了一段不确定的等待。

解决方法是把CAN发送也放到定时器中断的时基里，采样完成中断触发后直接置发送请求标志，定时器中断里检查到标志位就立刻调用CAN发送函数。这样从采样到报文出炉的时间抖动控制在微秒级，控制结点的反馈延迟稳定了。

4.3 总线错误帧频发：终端电阻和采样点不匹配

还有一个常见故障是总线上一会通一会不通，用CAN分析仪看全是错误帧。

我先量了CAN_H和CAN_L之间的静态电阻，发现总线两端只有一个终端电阻，另一个在布线时漏装了。CAN总线标准是两端各接一个120欧姆终端电阻，用来消除信号反射。漏掉一个后，短距离通信看起来还能工作，但一有干扰信号反射就会造成位错误。

补上终端电阻后错误帧明显减少，但还没有完全消失。继续检查位时序配置，发现结点B的BS1和BS2配置跟结点A不一致，导致两边采样点一个在75%，一个在60%，信号边沿稍微抖动就会误判。统一两侧的位时序配置后，错误帧彻底清零。

这类问题的定位方法很固定：先用万用表量终端电阻，再用CAN分析仪统计错误帧类型，最后逐项核对双方的位时序寄存器配置。

5. 影响采样精度的PCB布局要点和实测数据

项目中遇到的很多ADC数据异常，追到根上其实来自PCB布局。尤其是ADC和CAN同时在板子上工作，CAN收发器发送时会产生比较大的瞬态电流，处理不好就会污染ADC的参考电压和采样信号。

5.1 时钟抖动对ADC采样的影响

ADC的转换精度依赖采样时钟的稳定性。如果采样时钟抖动过大，采样电容的充电时间就会不稳定，转换结果出现随机误差。在MCU内部，ADC时钟通常来自PLL分频，如果PLL配置不当或者电源噪声耦合到PLL的模拟供电引脚，抖动就会直接体现为ADC数据的随机跳动。

实测中我发现，当板子上CAN总线繁忙（高频发送）时，ADC采样值的跳动明显增大。用示波器看ADC采样保持触发信号，发现在CAN发送瞬间有较大抖动。你在PCB布局时，ADC的供电引脚和CAN收发器的供电引脚要尽量分开走线，ADC的VREF引脚去耦电容要靠近引脚放置，走线要短粗。

5.2 电源噪声的处理方式

电源噪声对ADC的影响主要体现在两个方面：一是参考电压波动，二是模拟输入信号被耦合干扰。最有效的处理方式是在电源入口做磁珠隔离。

我给模拟电源单独走了一路磁珠，磁珠后面接10uF钽电容和100nF陶瓷电容并联去耦。这样做的好处是：数字部分的高频开关噪声被磁珠挡在模拟域之外，ADC参考电压稳定了，采样值的底噪也下来了。

实测数据对比：

5.3 采样前端RC滤波的布局位置

RC低通滤波的电容一定要靠近MCU的ADC引脚放置，而不是靠近信号源放置。原因是靠近ADC引脚可以最短路径滤除引脚上耦合进来的噪声。如果电容放在远端，电容到ADC引脚之间的那一段走线就相当于一根天线，会把噪声重新引入采样回路。

另外一个细节是：ADC输入走线不要跟CAN收发器的差分信号线平行走线很长距离。CAN在发送时，差分线上的共模电流会通过寄生电容耦合到相邻走线，如果相邻走线正好是ADC输入，采样值就会出现和CAN发送节奏同步的周期性跳动。实测中把ADC输入走线和CAN走线拉开距离并加地线隔离后，这种同步跳动直接消失。

6. 项目收尾后的经验沉淀

P3双结点控制跑通之后，我最大的体会有两点。第一，ADC采样和CAN通信单独拿出来都不算难，但放在一起联调时，所有问题都藏在"时间"和"噪声"这两个维度里。时间维度上，采样、发送、接收、控制必须形成稳定的节奏；噪声维度上，电源、地线、走线布局任何一个环节偷懒，最终都会以数据漂移或者总线错误的形式暴露出来。第二，双结点系统排查问题一定要分侧隔离，先确认本地数据是否正确，再上总线看报文，最后核对对端接收逻辑，一层层缩小范围，比盲目改参数高效得多。

如果之后你有类似项目要做，我的建议是先画一张时序图把两个结点的动作对齐，再动手写代码。硬件上严格按模拟电源隔离、ADC引脚就近滤波、CAN终端电阻齐全来设计，能省掉联调阶段一半的麻烦。这套方案在P3项目里最终跑到了500kbps波特率、10ms控制周期、采样值波动5mV以内的效果，你按照这个思路走，大概率也能稳定落地。