简介：OrCAD图文教程面向电子设计自动化初学者与需要巩固原理图设计流程的工程师，围绕Capture CIS中的instance与occurrences、工程建立与属性设置、元件库创建编辑、分裂元件、不规则图形元件、电气互连与总线用法等核心操作展开，并延伸到元件替换更新、footprint属性、netlist与元件清单生成及打印输出，帮助读者系统梳理从建库到出图的完整链路，同时兼顾Cadence PI/SI的信号完整性与电源完整性分析入门。资源包共1个doc文档，约2.23MB，以图文步骤和目录化章节组织内容，便于按主题查阅和对照练习；目录涵盖工程管理器、原理图页操作、元件搜索、浏览工程元素、修改元件属性等常见环节。已有345人学习，适合希望快速上手OrCAD Capture CIS、补齐元件库与网表输出细节的读者作为案头参考。
1. 一份 OrCAD 图文教程的落地路线：先打通概念，再动手画图
接手别人画了一半的 OrCAD 工程，最容易被绊住的往往不是画线，而是 design cache 里同一个型号躺着两条记录：一条来源指向库文件，一条来源指向设计数据库。改封装时只改了一条，导出的 netlist 里一半器件有 footprint、一半是空的，后面封装比对直接卡住。这份资料把 OrCAD Capture CIS 的原理图流程拆成二十多个主题，从 instance 与 occurrences 这两个基础概念，一路讲到建工程、加库、建库、分裂元件、总线、NETLIST 与 BOM 输出。它适合刚上手原理图的新人照着复现，也适合已经能画图、但说不清缓存与更新规则的人补一课。下面按我实际带项目的顺序把它拆开：先立概念，再走流程，最后落到出图前的自检。
2. instance 与 occurrences：改一个管脚属性，为什么缓存里多出一条记录
2.1 库里的种类与图上的个体
先把两个词按工程语言翻译一遍。design cache 里的一条记录，是元件种类，也就是 instance；原理图页面上的每一个符号，是个体，也就是 occurrence。从元件库往页面上放第一个双运放时，缓存里会登记一条该型号的记录，并附带库文件路径，页面上出现一个符号。放第二个的时候，缓存里不再新增记录，页面上多一个符号。所以页面上放几个，就有几个 occurrence；而只要图形、属性、来源都一致，instance 始终只有一个。
这个区分不是学院派概念。缓存条目的数量决定了你后面改属性时会不会误伤、BOM 会不会被拆成两行、replace cache 会不会找不到目标。我一般让新人先做一个五分钟的小实验：在一个页面上放两个同样的电阻，然后去 design cache 里数条目，多数人第一次都会以为应该是两条。
2.2 update current 与 update all：一次点错，缓存多一条
真正让人翻车的是修改 instance 的操作路径。选中页面上的元件，右键进入 Edit Part，符号编辑器会打开这个 instance 的副本。改完管脚属性，退出时会给出两个更新选项，这两个选项的区别，就是缓存条数变化的根源。
操作顺序按下面走一遍就能看明白：
- 选中页面上的某个元件，右键 → Edit Part，进入符号编辑窗口。
- 双击某个管脚，把类型从 passive 改成 input，或者在引脚属性里改线形。
- 关闭符号编辑窗口，弹出更新询问，选择 Update Current。
- 回到工程管理器，展开 design cache，看这个型号名下是否多出一条记录。
- 选中新记录，看它的来源路径：如果不是元件库路径，而是本设计的数据库路径，说明你已经派生出了一个新的 instance。
Update Current 的意思是“只作用于当前这个 occurrence 所属的上下文，并为此派生一个新的种类”。一旦派生，你的设计里就有两个同型号但不同属性的元件种类，后面再放第三个时，对话框会让你二选一。Update All 则是把这个改动推给所有引用同一 instance 的 occurrence，缓存条目不变。做批量修改时选后者，做单点特殊化时选前者，选错了就是缓存膨胀。
提示：更新完成后不要立刻关软件，先在 design cache 里确认条目数量和来源路径，这一步能省掉后面半小时的排查。
2.3 三层对象的边界：库、缓存、页面各管什么
把三层对象的关系理清楚，很多“改了没生效”的问题会自己消失。下面这张表是我贴在工位上的对照，新人问的时候直接指给他看。
| 对象 | 物理位置 | 管什么 | 改动后的影响范围 |
|---|---|---|---|
| part（库元件） | .olb 库文件 | 图形、管脚属性、默认封装 | 所有引用该库的工程，重新加载后才生效 |
| instance（种类） | .dsn 内的 design cache | 本工程内这一类元件的属性快照 | 所有共享该 instance 的 occurrence |
| occurrence（个体） | 原理图页面 | 位号、位置、单独覆盖的属性 | 只影响当前这一个符号 |
关键点在第三行。位号（designator）是 occurrence 级属性，因为同一型号的两个电阻必须叫 R1 和 R2；而封装、管脚电气类型、图形形状属于 instance 级，改一次就要想清楚扩散范围。很多 BOM 里出现“同一型号两行、各两个”的怪现象，就是有人把本该 instance 级的封装属性在 occurrence 上单独改了，软件认为这是两种元件。
2.4 回退与清理：replace cache 和 cleanup cache
派生错了要能收回来。原路是：选中 design cache 里那条来源指向设计数据库的记录，右键 Replace Cache，在弹出的对话框里把库指向原始 .olb 文件，选中同名元件，确认替换。这一步会把派生出来的 instance 拉回库定义，页面上的 occurrence 会跟着更新，之前单独改的属性会被覆盖，所以替换前先确认哪些特殊化是有意为之。
另一个常用命令是 Cleanup Cache，在 Design 菜单下。它把缓存里没有被任何页面引用的孤儿条目清掉。缓存膨胀到几十条的时候，BOM 和搜索都会变慢，我一般在一个阶段的原理图收尾时跑一次。清理前建议先存一份 .dsn 副本，虽然这个操作本身可逆性还行，但工程文件没有后悔药。
还有一条不那么直观的：replace cache 替换的是 instance，页面上的位号和位置不受影响，这一点和“删除元件再重新放”完全不同。后者会丢掉位号、丢掉已连好的线，翻车成本高得多。
2.5 这两层概念在 netlist 与 BOM 上的投影
概念讲完了要落到输出物上，否则还是纸上谈兵。生成 netlist 时，软件按 occurrence 展开连接关系，每个符号对应一个元件条目；而 BOM 合并行的时候，是按 instance 加属性组合来归并的。于是就出现了这种局面：页面上四个电阻，netlist 里四条，BOM 里可能是两行各两个——因为有人把其中两个的封装属性单独改过，它们成了不同 instance。
判断方法很直接：导出一份 BOM，按型号排序，看同一型号是否被拆成多行且数量相加等于总数。如果拆分，回到 design cache 看条目数，基本能对上。这个检查我放在每次出图前的固定动作里，比事后在 PCB 端发现少一个封装要便宜太多。
还有一点值得记住：从页面上的 occurrence 进入 Edit Part 修改，是“派生”；从 design cache 里选中 instance 右键 Edit Part 修改，是“就地改种类”。两条路的入口长得很像，结果差很远，实操时看清楚自己是点了页面还是点了缓存树。
3. 从建工程到放下第一个电阻：模板设置、加库与 BOM 对数
3.1 启动组件的选择：为什么绕开精简版入口
启动 OrCAD 时会列出若干组件，其中有两个名字很像：一个不带 CIS 后缀，一个带 CIS 后缀。前者是精简入口，元件信息管理、库检索、BOM 报表这些能力被裁掉一大块，画简单图看不出差别，一旦工程里有几百个器件、需要按属性筛选和批量改封装，就会非常难受。
我一般固定选带 CIS 的那个入口，理由不是功能多，而是它把 design cache、元件库检索和属性表串成了一条线。选错入口的典型症状是：place part 对话框里没有库列表、找不到 add library 按钮、报表菜单项缺失。遇到这种情况不用重装，退出重新从正确入口进就行。
3.2 工程落盘：名字、路径与三个对象
新建工程走 File → New → Project，类型选 Schematic。名字建议纯小写字母加数字，不要空格、不要括号、不要中文。这不是洁癖，历史经验是某些脚本接口和批处理对路径里的非 ASCII 字符处理不一致，出问题时日志里只给一行含义模糊的报错，排查成本远高于改个名。
Location 指向的目录同样避开中文和空格，最好单独建一个工作根目录，把工程、库、输出物分三层放。工程建好后，工程管理器里会出现三个东西：
- 与工程同名的 .dsn，本质是一个数据库，里面装着原理图文件夹、页面、design cache 和引用的库信息；
- 一个原理图文件夹（默认名形如 SCHEMATIC1），页面挂在这个文件夹下；
- 一个默认页面 page1，颜色、字体、图框、网格都是默认值。
.dsn 是数据库这一点很关键。它解释了为什么在资源管理器里直接重命名 .dsn 之后，.opj 工程文件会找不到设计——工程文件里记的是文件名引用。要改名必须走 File → Save As，让软件同时更新引用关系。反过来，.opj 是纯文本工程索引，可以在外面改，但改完也要确认路径没断。
3.3 模板与偏好：页面尺寸先定死，再画第一根线
页面参数分两处设置，很多人混着用。Options → Preferences 管的是显示层：背景色、网格显示方式、缩放与滚动行为、字体默认值。Options → Design Template 管的是图纸层：图框题头、页面尺寸、网格尺寸、打印与显示比例。新页面会继承这两处的设置，所以顺序是先设模板、再建页面。
我一般只动三项：背景改浅色（长时间看屏幕舒服）、网格改成 0.1 英寸并打开可见（对齐管脚用）、页面尺寸定 A3 或 A4。页面尺寸这一项尤其要在动手前定，画到一半发现 A4 塞不下、换 A3 之后图框和已有连线全错位，重排的时间比重新画还长。
设完模板还有个动作：把当前设置另存成模板文件，下一个工程直接套。省下来的不是点击次数，是一致性——同一批图纸的图框、字体、网格都一样，评审的时候没人会盯着格式挑刺。
3.4 加库与放件：从 place part 到第一个电阻
工程刚建好时 place part 对话框是空的，因为一个库都没挂。加入库的路径是：
- 让原理图页面处于激活状态（点一下页面空白处）。
- 按快捷键 P，或走 Place → Part，弹出放置对话框。
- 点 Add Library，浏览到软件自带的库目录，选离散器件库（Discrete.olb），打开。
- 对话框左侧出现库名，中间列出该库所有元件，右下角预览符号图形。
- 在 Part 输入框里键入电阻的关键字，选中型号，点放置，把符号落到页面上。
放下去之后，属性里至少要有三项是完整的：位号、值、封装。前两项软件会给默认值，封装通常为空，需要手动填或后续批量补。这一步偷懒，后面导出 netlist 时就会看到 footprint 字段为空，PCB 端无法匹配封装。
元件库分两类用法：一类是软件自带的通用库，电阻电容电感、常用逻辑门都在里面；另一类是自己维护的器件库，按项目或按器件大类单独建一个 .olb，别混进自带库目录。混进去的后果是升级或重装之后库文件被覆盖，自己攒的符号全没了。
注意：库文件路径尽量用相对路径引用。用绝对路径现在能打开，换台机器或者挪一次目录就会报库找不到。
3.5 BOM 导出与脚本对账
放完一批元件后，先导一次 BOM 做体检，比画完再查便宜。Tools → Bill of Materials，选当前设计，勾上位号、值、封装、数量这几列，输出 CSV。然后拿一段脚本扫一遍，把缺封装的、位号重复的挑出来。
#!/usr/bin/env bash # 对账脚本：扫描 OrCAD 导出的 BOM CSV，找出缺封装与位号重复的行 # 用法: ./bom_check.sh bom.csv set -euo pipefail csv="$1" # 1) 缺封装：footprint 列为空的行（列序按导出模板，第 3 列为 footprint） awk -F',' 'NR>1 && ($3=="" || $3==" ") {print "缺封装: " $0}' "$csv" # 2) 同一位号出现多次（逗号分隔的多位号先拆开） awk -F',' 'NR>1 { n = split($1, refs, ","); for (i = 1; i <= n; i++) { gsub(/^[ \t]+|[ \t]+$/, "", refs[i]); if (refs[i] != "" && seen[refs[i]]++) print "位号重复: " refs[i]; } }' "$csv" # 3) 按器件型号统计总数量，确认没有被拆成多行 awk -F',' 'NR>1 {qty[$2] += $4} END { for (m in qty) printf "型号 %-20s 合计 %d\n", m, qty[m] }' "$csv"脚本三段对应三个检查点。第一段查封装缺失，这是最常翻的车，尤其是自己建的库元件忘了填 footprint。第二段拆位号查重复，OrCAD 导出的 BOM 常把 R1,R2,R3 压在一格里，不拆开直接比对会漏。第三段按型号汇总数量，用来对照页面上的实际个数——如果某个型号总数对不上，八成是缓存派生导致某个 occurrence 被算进了另一个 instance。
列序不是固定的，导出模板里勾了哪些列、顺序怎么排，都会影响第几列是 footprint。跑之前先 head 一下 CSV，把脚本里的字段序号改成实际列号。这一步看着琐碎，但比人工在几百行里翻要稳得多。
4. 分裂元件与自建库：parts per package 填几、homogeneous 怎么判
4.1 物理封装与逻辑符号：必须分开看的两件事
建库之前先把这层关系想透：原理图上的符号是逻辑表示，PCB 上的封装是物理实体，两者一一对应的只有封装，不是图形。一颗百 Pin 级芯片在版图上就是一个封装、一个器件位号，但在原理图上可以拆成好几个方框分别画。原理图最终交给下游的只有两样东西：管脚编号和电气连接关系，图形长什么样、拆成几块，下游不关心。
想通这一点，分裂元件就不神秘了。它的作用是在图纸层面把功能分组，让一页纸装得下、让人看得懂，而不是把一个器件变成多个器件。反过来说，如果原理图上把同一封装的部件拆开之后，软件不知道它们属于同一个封装，netlist 就会给出两个位号，PCB 端就会多出一个封装位置。判断标准只有一条：位数设置和位号后缀必须成组。
4.2 建库全流程：new part 对话框里每个字段填什么
新建库走 File → New → Library，库文件会挂到工程里。也可以在工程管理器里对 .olb 右键 New Part，直接进元件属性对话框。对话框里的字段不多，但每个都影响后面：
| 字段 | 填什么 | 填错的后果 |
|---|---|---|
| Name | 元件型号，与器件手册一致 | 后续检索和替换时对不上号 |
| Part Reference | 位号前缀，如 U、R、Q | BOM 里位号规则混乱 |
| PCB Footprint | 封装名，与 PCB 库严格一致 | netlist 里封装为空，无法导入 |
| Parts per Package | 该封装在原理图上拆成几块 | 填少了画不下，填多了多出空部件 |
| Package Type | homogeneous 或 heterogeneous | 位号后缀生成规则错误 |
封装名这一栏如果暂时没有封装库，可以先空着，但不建议空太久。我的做法是先按手册把封装名敲进去，哪怕 PCB 库还没建，名字先占住，出图前用 BOM 脚本一扫就能发现哪些还没落地。
建完之后是画图形。初始图框很小，先把边框拉大，用右侧工具栏的矩形工具画出器件本体的边界，尺寸按管脚数量估：24 脚器件画成左右各 12 脚，方框高度按 0.1 英寸管脚间距留够余量。管脚不要一个个放，用 Place → Pin Array 批量生成。
4.3 pin array 批量放管脚：参数怎么设
pin array 对话框里几个参数决定生成结果：管脚数量、起始编号、编号增量、管脚间距、名称与编号的排布方向、初始电气类型。填完确认，一组管脚会粘在光标上，找位置落下，然后框选一半拖到方框另一侧。
几个实操细节：
- 起始编号按手册第一脚来，增量填 1。中途如果编号不连续（比如电源脚单独编号），批量放完再单独改，别在批量参数里凑。
- 间距默认 0.1 英寸，和网格保持一致，否则连线时管脚落不到网格点上，视觉上差一点点，连接关系却是断的。
- 电气类型先统一给 passive，等管脚名填完再按手册改成 input、output、bidirectional、power 等。类型影响电气规则检查，全填 passive 能过检查，但把电源脚和信号脚混在一起，规则检查就形同虚设。
- 名称填完后用 Ctrl+E 打开表格式属性编辑，一次性核对编号与名称的对应关系，比在图上一个个双击快得多。
管脚属性改完记得保存库文件。库编辑窗口和原理图窗口是两套上下文，改完不存，页面上引用到的还是旧定义。
4.4 homogeneous 与 heterogeneous：判定只看功能是否对等
分裂元件的两种类型，判定标准其实很朴素：拆出来的几块，功能是否完全对等，只有管脚编号不同。
homogeneous 的典型是双运放、四与门、六反相器这一类。内部几个单元电路结构一致，管脚名相同、只是编号不同，拆成 A、B 两个部件之后，两个部件的图形几乎可以复制粘贴。软件会按同一封装管理它们，位号自动生成 U1A、U1B。
heterogeneous 的典型是一颗功能复杂的控制器：一组电源与地、一组通用 IO、一组通信接口、一组数据总线。拆分出来的每一块管脚数量、名称、电气属性都不同，图形也不同。位号同样生成 U1A、U1B，但每块要单独画。
判断口诀：拆出来的块能不能互换位置而不影响电气含义。能互换就 homogeneous，不能就 heterogeneous。选错不会立刻报错，但位号后缀和 BOM 合并规则会跟着错，等到 PCB 端发现同一个封装被当成两个器件时才回头看，成本就高了。
用的时候还有个配套动作：进入库编辑窗口后，View → Package 可以看到整个封装下所有部件的缩略视图，Options → Package Properties 里能改封装名、位号前缀、部件数量。改部件数量这一步要谨慎，数量改了，已经放在页面上的部件可能变成悬空引用。我的习惯是建库阶段就把数量定死，后期只改属性不改数量。
4.5 不规则图形与批量改属性
有些器件符号不是方框，比如带箭头的传感器、异形的接插件、带屏蔽壳的模块。画法是放弃矩形工具，改用多边形或折线工具勾勒轮廓，但有一条硬约束：所有管脚必须落在图形边界上。管脚悬在轮廓外，视觉上连着，电气上没连，这是最隐蔽的一类错误。
批量改属性的路径前面提过一次，这里补完整：在库编辑窗口里框选全部管脚，Edit → Properties 或按 Ctrl+E，弹出表格式窗口，管脚名、编号、类型、线形都在列里，可以直接改、可以复制粘贴整列。改完保存，回到原理图页面，选中引用了这个库元件的 occurrence，右键 Replace Cache 指回库文件，页面上的符号才会更新。
5. 避坑与排查：五条从工程现场收回来的记录
5.1 页面拖到另一个工程后，第二天打开全是问号
现象：把几页原理图从一个工程拖到另一个工程，当时显示正常，保存退出。第二天打开目标工程，页面上部分元件变成方框加问号，属性里封装为空。
原因：拖拽只搬了页面数据，design cache 里的种类记录和库引用没有完整跟过去。当时能显示，是因为源工程还开着，内存里还有缓存；源工程一关，引用就断了。
解决：拖拽后立刻保存两个工程，然后在目标工程里重新 Add Library 把用到的库挂上，选中缓存里的孤儿条目做 Replace Cache 指回库。更稳的做法是移动前先把源工程的库路径整理成相对路径，移动后用 BOM 脚本扫一遍封装列，确认没有空值再往下走。
5.2 在资源管理器里给 .dsn 改了名，工程打不开
现象：觉得工程名不好听，直接在文件夹里把 .dsn 改名，双击 .opj 提示找不到设计文件。
原因：.opj 里记的是设计文件名引用，外部改名不会同步。同理，把 .dsn 从一个目录挪到另一个目录也可能断链。
解决：改设计名走 File → Save As，软件会同时更新引用。真要在外面操作，只动 .opj 这类纯文本索引，改完在软件里重新指向。这条我踩过一次，之后给自己定了规矩：工程内的文件一律在软件里改，资源管理器只用来看和备份。
5.3 BOM 里同一型号拆成两行，数量各占一半
现象：明明是同一型号的四个电阻，BOM 导出后变成两行，各两个，封装列还一个有值一个为空。
原因：改属性时选了 Update Current，从库定义派生出了第二个 instance，来源指向设计数据库。软件认为这是两种元件。
解决：进 design cache 看条目数，把派生出来的那条 Replace Cache 指回原始库文件，或者选中页面上所有该型号元件统一改属性后选 Update All。收尾时跑一次 Cleanup Cache 清掉孤儿条目。预防办法是把“改属性前先看缓存条目数”固化成动作。
5.4 总线画了，netlist 里网络名全是自动编号
现象：地址总线、数据总线用总线工具画好了，生成 netlist 后发现网络名是系统自动生成的编号，PCB 端完全对不上预期。
原因：总线本身只是图形上的集合，不产生连接语义。要么总线的命名与分支网络名不匹配（比如总线写成 D[0..7]，分支没按 D0 到 D7 命名），要么分支线上没放网络标号，要么总线入口没放。
解决：三步核对。总线用 D[0..7] 这种带方括号的命名；每根引出的分支线加网络标号，名称与总线内成员严格一致；总线与分支之间用总线入口连接，不要用普通导线硬接。改完导出 netlist，直接搜网络名确认。
5.5 分裂元件放上去，PCB 端多出一个封装
现象：一颗芯片拆成三块画完，netlist 里出现三个位号，PCB 端摆出三个封装，或者报位号重复。
原因：建库时 Parts per Package 设成了 1，或者三块分别建成了三个独立元件，软件不知道它们属于同一封装。也可能是位号后缀被手工改乱了，U1A 改成了 U1。
解决：进库文件，Options → Package Properties 核对部件数量与封装名，确保三块在同一个 package 下。回到页面，用 View → Package 检查是否所有部件都在。位号必须保持 U1A、U1B、U1C 的形式，不要手工去后缀。最后生成 netlist，搜该位号，确认只出现一次封装。
6. 出图前自检：netlist、BOM 与封装的三角对账
原理图画完不等于能交付。我的固定动作是三项对账，跑完才允许自己点“发出去”。
第一项，生成 netlist。Tools → Create Netlist，格式按下游需要选，输出到工程目录下的独立文件夹，别和源文件混在一起。生成后先看日志窗口有没有警告，重点看三类：封装为空的元件、重复位号、单管脚网络。单管脚网络往往是连线差一点点没接上，视觉上几乎看不出来。
第二项，导出 BOM 并与 netlist 对数。两边器件数量必须一致，型号汇总数量必须和页面上实际放置数一致。这一步用第 3 章那段脚本跑一遍就够，重点看“缺封装”和“位号重复”两类输出是否为空。
第三项，封装名与 PCB 库比对。原理图里的封装名要和 PCB 库里的名字逐字符一致，大小写、下划线、后缀都不能差。差一个字符，导入时报“找不到封装”，然后就是一轮手工改名的返工。比对可以用一段简单的文本处理：
#!/usr/bin/env bash # 封装名比对：把原理图 BOM 里的封装名与 PCB 库导出的封装清单求差集 # 用法: ./fp_diff.sh bom.csv pcb_footprints.txt set -euo pipefail bom="$1"; pcb="$2" # 从 BOM 取封装列（第 3 列），去空、去重、排序 awk -F',' 'NR>1 && $3!="" {gsub(/^[ \t]+|[ \t]+$/, "", $3); print $3}' "$bom" \ | sort -u > /tmp/sch_fp.txt # PCB 库清单：一行一个封装名 sed 's/[[:space:]]*$//' "$pcb" | sort -u > /tmp/pcb_fp.txt # 原理图有、PCB 库没有的封装，就是导入时会报错的那批 comm -23 /tmp/sch_fp.txt /tmp/pcb_fp.txt | sed 's/^/PCB 库缺失: /'脚本核心是 comm -23，取第一个文件有、第二个文件没有的行。输出为空才算过。注意 BOM 里的封装列位置要按实际导出模板调整，PCB 库清单从建库工具里导出，一行一个名字，去掉行尾空白。
三项跑完，还有一条经验性的检查：把所有页面的缩放拉到最小，整体看一遍。连线是否跨页、电源符号是否每页都有、跨页连接器命名是否统一，这些在小图上比在局部放大的图里更容易看出来。
从那以后我每次出图前都强制走一遍这三步，不管图多小、多急。有一次赶进度跳过了封装比对，导入时才发现一个自建库元件的封装名多了个下划线，改完重导、重排、重跑规则检查，多花了两个小时。希望这套流程能帮到你，少走这一趟。
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