Verilog三段式状态机与10010序列检测器设计解析-育师

简介：这份Word文档围绕Verilog经典三段式状态机设计展开，面向数字电路、FPGA与IC设计初学者及需要巩固状态机写法的工程师，重点解决状态划分、次态逻辑与输出逻辑混杂的问题。包内仅含1个docx文件，压缩包约124KB，集中给出Moore型与Mealy型状态机实现10010序列检测的完整示例，包括独热码状态编码、currentstate/nextstate寄存器、case状态转移、输出赋值以及testbench激励与时钟复位设置，并附状态转移图，便于对照理解两类型状态机的差异与适用场景。文档已有1259人学习，适合用作课堂实验、课程设计或笔试题的参考，也能帮助读者梳理三段式结构、仿真验证与输出稳定性之间的取舍。

1. 三段式状态机：拆成三个 always 块，换来的是一条能被时序工具看懂的路径

大多数人对 verilog 三段式状态机的第一次困惑是：明明一个 always 块加个 case 就能写完，为什么非要拆成三个？真正的原因不是代码风格，而是这条分界线——状态寄存器属于时序路径，次态逻辑属于组合逻辑，输出逻辑可能是其中任意一种，把三者塞进同一个块里，综合工具看到的只是一块边界模糊的组合逻辑；拆开之后，触发器与组合逻辑的连接关系才显式成立。这份资源用检测 10010 这个序列的 Moore 与 Mealy 两个版本，把三段式最容易含糊的三件事摆在一起：状态怎么编码、输出在哪一拍有效、组合块里到底不该写什么。

2. 三个 always 块各管什么：把时序路径和组合逻辑彻底切开

先给出整体判据：三段式的“三段”不是三次赋值，而是三种语义。第一段描述存储元件的行为，第二段描述纯组合的查表关系，第三段描述输出函数。判断自己写对没有，只需要问一句：如果把第一段的时钟去掉，剩下两段还能不能独立仿真出正确波形？能，说明切分是干净的。

2.1 第一段只干一件事：在时钟沿上把次态搬进当前态

这一段最容易被写成“顺手把输出也算一算”，结果就是把组合逻辑塞进了时序块，后面调时序时根本分不清延迟来自哪一级。

// 第一段：状态寄存器，唯一的职责是在时钟沿上更新状态 always @(posedge clk or negedge rst) begin if (!rst) currentstate <= S0; // 异步复位，直接回到初态 else currentstate <= nextstate; // 非阻塞赋值：沿到来时统一更新 end

这里有两个细节值得盯住。其一，必须用非阻塞赋值<=。同一时钟沿上如果还有别的寄存器在采样currentstate，阻塞赋值会让“谁先执行”依赖书写顺序，仿真结果和综合后的硬件对不上，这是那种“仿真跑得好好的、上板就翻车”的经典来源。非阻塞赋值的语义是：所有右值先用沿到来前的旧值算完，再统一写回，天然对应触发器的行为。

其二，敏感列表里的negedge rst决定了复位是异步的。写成always @(posedge clk)再在内部判断if(!rst)，得到的是同步复位，综合出来是触发器 D 端前多一级与门。两种都能用，但异步复位必须注意释放时刻——复位在时钟沿附近释放会导致不同触发器走出不同的复位状态，工程上的标准做法是“异步复位、同步释放”，用一个两级触发器把复位释放沿对齐到时钟。

parameter S0 = 4'b0000;这类定义看着无害，实际是整份代码里最该集中管理的部分：复位值写死成S0，一旦编码方案改了而复位值没跟着改，状态机会复位到一个根本没在case里出现过的值，直接掉进default分支，看起来“能跑”，其实永远出不了初态。

2.2 第二段是纯组合查表：case 就是状态转移图本身

状态转移图在硬件里的落地方式，就是把“当前状态 + 输入”映射成“次态”的一张表。组合块做的事就是查这张表，所以里面出现的每个信号都必须进敏感列表。

// 第二段：次态逻辑，纯组合，输入是 currentstate 和 a always @(*) begin // 等价于 @(currentstate or a or rst)，写 * 更不容易漏 if (!rst) nextstate = S0; // 复位期间给个确定值，避免波形一片 X else case (currentstate) // 组合块用阻塞赋值，按书写顺序生效 S0: nextstate = a ? S1 : S0; S1: nextstate = a ? S1 : S2; S2: nextstate = a ? S1 : S3; S3: nextstate = a ? S4 : S0; S4: nextstate = a ? S1 : S5; S5: nextstate = a ? S1 : S3; // 重叠检测的关键分支，见 3.1 default: nextstate = S0; // 缺这一行，综合工具就可能推断出锁存器 endcase end

always @(*)和手写敏感列表的差别，在小型设计里通常看不出来，但它是个“黑匣子”：漏掉一个信号，仿真时该信号变化不会触发这个过程，波形停在旧值上，而综合工具按真实逻辑连接，两边从此分道扬镳。用*（或 SystemVerilog 的always_comb）让工具自动推导，是省掉这类排查成本最便宜的办法。

组合块里用阻塞赋值=，是为了让“后写的覆盖先写的”这一优先级语义成立。写成<=会引入额外的更新时刻，多个分支互相干扰，结果既不是纯组合也不是时序，谁都解释不清。

if (!rst)出现在组合块里看着多余——复位期间状态寄存器被钳在S0，次态是什么根本不影响。它的真实价值在仿真：复位释放前后，currentstate若是 X，没有这层保护，nextstate会一路 X 传播下去，波形全红，排查时连起点都找不到。这是个“综合上冗余、调试上救命”的习惯，代价是多一级二选一。

2.3 第三段决定输出性质：组合输出还是寄存输出

第三段是最容易被忽略的一段，因为它短。但它决定了输出的“物理性质”——是整拍稳定，还是只在半个周期内有效。

// 第三段（Moore）：输出只由当前状态决定，a 不在敏感列表里 always @(*) begin if (!rst) z = 1'b0; else case (currentstate) S5: z = 1'b1; // 只有走完 10010 才拉高 default: z = 1'b0; endcase end

Moore 的输出块只敏感currentstate，这不是疏忽，而是定义决定的：输出不依赖输入，输入变化不该引起输出重新计算。如果这里误把a写进敏感列表，功能上不会错（重新算一遍结果一样），但会让人误以为这是个 Mealy 结构，后面维护的人容易顺着错误的理解改出 bug。

Mealy 的输出块则必须同时敏感状态和输入，因为输出是两者的函数。这也意味着 Mealy 的输出组合路径更长：从输入a到输出z要穿过状态译码和输出译码两级逻辑，而 Moore 只有状态译码一级。综合报告里 Mealy 那条路径更容易成为关键路径，原因就在这里。

2.4 一段式、两段式、三段式的真实差别

一段式把所有东西塞进一个时序块，省事，但组合逻辑和时序逻辑混在一起，代码里的case既描述转移又描述输出，改一个状态要动全身。两段式通常是“状态 + 输出”合一，输出跟着次态一起算，边界同样模糊。三段式的代价是多写两个 always，收益是每一段都能单独检查：第一段看复位和时钟，第二段看转移覆盖，第三段看输出真值表。

| 写法 | 时序块数量 | 转移逻辑位置 | 主要问题 | | 一段式 | 1 | 时序块内 | 组合与时序混写，时序分析困难 | | 两段式 | 2 | 时序块内 | 输出跟随次态，毛刺风险高 | | 三段式 | 3 | 独立组合块 | 代码变长，需要自行维护一致性 |

3. 10010 检测器：状态图怎么一步步变成 case 分支

序列检测是状态机里最典型的例子，因为它足够小，小到每个状态的含义都能用人话说清楚；也足够刁钻，刁钻在“重叠”这两个字上。

3.1 用“最长后缀等于前缀”推状态，而不是背状态图

不用背图。规则只有一条：每来一位，取当前已匹配串的最长后缀，要求它同时是目标串10010的前缀，那个前缀的长度就对应下一个状态。按这条规则走一遍：

| 状态 | 已匹配的最长前缀 | 收到 0 去哪 | 收到 1 去哪 | | S0 | 空 | S0 | S1 | | S1 | 1 | S2 | S1 | | S2 | 10 | S3 | S1 | | S3 | 100 | S0 | S4 | | S4 | 1001 | S5 | S1 | | S5 | 10010 | S3 | S1 |

几个分支值得单独看。S1收到 1 还是回S1，因为11的最长后缀1仍是前缀，机器不能被连续的 1 打乱节奏。S3收到 0 直接回S0，因为1000的任何一个后缀都不是10010的前缀，前面攒的全白费。最关键是S5：已经检测成功之后收到 0，之所以回S3而不是S0，是因为100100的后缀100正好是前缀，重叠检测能直接续上，不用额外的状态来记“刚才匹配过”。这条分支就是重叠检测的全部秘密——状态机自己承担了记忆，不需要外部再存一份历史。

S4收到 1 回S1也是同理：10011的后缀1是前缀，下一个0还能继续往下走。

3.2 Moore 要 6 个状态、Mealy 只要 5 个，差在哪

Moore 的输出必须挂在某个状态上，所以“匹配成功”这件事必须有地方存，S5就是专门用来表示“刚匹配完”的状态。Mealy 不需要：它的输出在转移的那一拍就产生了，S4（已匹配1001）配合a == 0就是结果，无需额外状态。

少一个状态不只是省两个触发器。它意味着从输入到输出的整条路径少了一级状态译码，延迟更低；代价是输出变成组合信号，只在S4且a == 0的那个时间窗口内有效，窗口长度取决于输入到达时刻，下游若用同一个时钟沿采样，很容易踩在窗口边缘上。

顺带提醒一处容易看岔的地方：Mealy 版本里S4收到 1 写的是回S0，按“最长后缀等于前缀”规则应该是回S1。差别只在一种输入下暴露——出现10011之后跟着0010这种跨边界重叠时，回S0会把那个本该继续利用的1丢掉，从而漏检。原代码这么写的动机很可能是认为1001后面来 1 就“断了”，但状态机的行为是按后缀算的，不是按区间算的。改法很简单：把S4: nextstate = (a == 1) ? S0 : S2;里的S0换成S1。

3.3 状态编码：注释写着独热码，参数却是二进制

源码里那行注释写的是“独热码”，但参数定义是S0 = 4'b0000; S1 = 4'b0001; S2 = 4'b0010; S3 = 4'b0011; S4 = 4'b0100; S5 = 4'b0101;——这是二进制编码，不是独热。真正的独热需要六个 6 位常量：6'b000001、6'b000010，一直到6'b100000。

这不是笔误级别的差别，它直接决定了两个物理特性。独热码每个状态只有一位为 1，状态切换时最多两位翻转（一位灭、一位亮），任何中间态都不可能被译码成另一个合法状态，所以输出译码不会产生伪脉冲；二进制编码里S3 = 0011到S4 = 0100一次翻三位，组合译码在翻转过程中可能短暂输出别的值。资源占用则是反过来的：独热码的状态寄存器位数等于状态数，FPGA 里触发器便宜、LUT 译码才是瓶颈，所以独热常用；ASIC 里触发器面积和功耗都要算，状态数一多就得退回二进制甚至格雷码。

真正的问题不在选哪种，而在注释和代码不一致。维护者照着注释去理解，会以为切换是无毛刺的，从而敢把 Moore 的组合输出直接接到异步逻辑或时钟使能上，而实际编码并不提供这个保证。

注意：parameter定义的状态常量作用域是模块内部，跨模块引用要么用层次化路径（可综合性差），要么提到package或公共头文件里。多模块共用一套状态编码时，复制粘贴是最容易埋雷的做法。

4. 输出时序：Moore 的整拍稳定与 Mealy 的当拍生效

前几章讲的都是“状态怎么走”，这一章讲“输出在哪一拍是可信的”。两者在 RTL 里只差几行代码，在系统联调时差的是整整一个周期的时序预算。

4.1 Moore 输出块为什么不敏感输入 a

Moore 输出的定义就是只依赖状态，所以S5一旦成为当前状态，z立刻拉高，并在整个S5周期内保持不变。这意味着下游只要在S5期间的任意时刻采样都不会错——只要currentstate还没变。组合输出的建立时间由状态译码决定，从时钟沿到z有效，中间隔着触发器的 Tco 和一级case的 LUT 延迟，路径短、确定性强。

代价是“晚一拍”。最后一位0是在某个时钟沿被采样的，那一拍结束之后状态才变成S5，z才有效。相对于输入序列结束的时刻，Moore 的输出天然滞后一个周期。这个滞后的代价换来的东西很实在：输出有整整一个时钟周期的有效窗口，下游哪怕时钟沿有偏移、走线有延迟，也几乎不可能采错。对确定性的要求高于对延迟的要求时，Moore 是更稳的选择。

组合输出也带来一个副作用：z是组合信号，currentstate多位翻转时，译码过程中可能出现窄脉冲。二进制编码下尤其明显。下游若把z当异步信号用（送进时钟使能、或进另一个时钟域），这个窄脉冲就是灾难。解决办法要么换成独热编码，要么在输出后面再打一拍，把z变成寄存器输出。

4.2 Mealy 版本里的 temp_z 和 nextstate 条件在干什么

Mealy 版本的第三段输出并没有直接输出，而是先算出一个中间变量，再在时钟沿上打一拍：

// 组合部分：只在 S4 且输入为 0 时给出匹配指示 always @(*) begin if (!rst) temp_z = 1'b0; else case (currentstate) S4: temp_z = (a == 0) ? 1'b1 : 1'b0; default: temp_z = 1'b0; endcase end // 时序部分：把匹配指示寄存成干净的单周期脉冲 always @(posedge clk or negedge rst) begin if (!rst) z <= 1'b0; else if ((temp_z == 1'b1) && (nextstate == S2)) z <= 1'b1; // 注意：nextstate == S2 这个条件是冗余的 else z <= 1'b0; end

这段代码实际上不是三段式，是四段式：状态寄存器、次态逻辑、temp_z组合逻辑、z时序逻辑。多出来的那一段，是为了把“组合的 Mealy 输出”改造成“寄存的脉冲输出”。

条件里的nextstate == S2是冗余的。S4状态下a == 0时，次态本来就是S2（重叠检测要求回到10这个前缀），两个条件恒同时成立。冗余条件的害处不只是多写几个字：nextstate是第二段组合逻辑的输出，把它引到第三段的判断里，等于让输出路径穿过整条次态逻辑，组合路径一下变长，综合工具也未必能完全简化掉。写输出判断时，输入端只该出现当前状态和当前输入，不该回头看次态。

这段代码真正的价值在于它示范了一种工程直觉：Mealy 的输出虽然“当拍就能出结果”，但那个结果的有效窗口太窄、且和输入到达时刻绑定，直接送出去风险高。先算出来、再打一拍，用一级触发器把时间关系固定下来，比在下游加一堆等待逻辑划算得多。

4.3 把 Mealy 输出再打一拍，等价于什么

把 4.2 的时序捋一遍会发现一个有意思的结论：temp_z在“最后一位被采样”的那个周期内有效，z在下一个时钟沿被置起，于是在“最后一位采样之后的那一拍”z为高——和 Moore 版本的输出时序完全一致。

也就是说，Mealy 加上寄存输出，得到的是“Moore 的时序特性 + Mealy 的状态数”。五个状态而不是六个，输出却和 Moore 一样整拍稳定。这个组合在很多实际设计里比纯粹的两者都好用，代价是输出判断里混进了输入信号，组合路径仍然比 Moore 长一点，只是被触发器隔开之后，这条路径不再直接影响输出的稳定性，只影响建立时间。

| 维度 | Moore | Mealy | Mealy + 寄存输出 | | 输出依赖 | 仅状态 | 状态 + 输入 | 状态 + 输入（采样于沿前） | | 10010 检测所需状态数 | 6 | 5 | 5 | | 输出有效窗口 | 整拍 | 部分周期 | 整拍 | | 相对最后一位的延迟 | 1 拍 | 0 拍 | 1 拍 | | 组合路径长度 | 短 | 长 | 长（但被触发器隔离） |

5. 常见问题排查：波形对不上时先看这五处

下面这几条都是这类小设计里反复出现的，按“看到什么现象、根子在哪、怎么改”组织，顺序基本等于调试时的检查顺序。

5.1 复位释放后状态停在 X 或者某个不该出现的值

现象：仿真一开始currentstate就是红色的 X，或者复位后停在一个case里没写的值上，输出一直是 0。

原因通常有两个。一是复位信号根本没生效——测试平台里复位脉冲太窄，或者释放时刻正好压在时钟沿上，不同触发器的复位状态不一致。二是状态编码和复位值脱节：S0的定义被改过，但复位分支里还写着旧的常量，或者case覆盖不全，某个编码值落到default里再也出不来。

解决：把状态常量统一用localparam集中定义，case一定写default，并且default指向S0而不是随便一个状态；测试平台里复位脉冲至少跨越两个时钟沿，释放放在时钟沿之后固定偏移处，别和沿抢时间。

5.2 输出 z 上出现一个窄毛刺，功能仿真看着没问题

现象：功能仿真波形干净，门级仿真或者上板之后，z上偶尔冒出一个远窄于时钟周期的脉冲，下游计数器被误触发。

原因：z是组合输出，且状态采用二进制编码。S3 = 0011跳到S4 = 0100要翻三位，译码逻辑在翻转过程中可能短暂凑出别的组合。只要那个瞬时组合恰好等于输出为 1 的编码，就会冒脉冲。

解决：三条路任选。把状态编码改成独热，让每次切换只翻两位以内；或者把输出打一拍变成寄存器输出，毛刺被触发器滤掉；或者在设计约定上明确“z只能被同步采样”，禁止接异步逻辑。第三条是约定，前两条是硬件保证，能改硬件就别只写约定。

5.3 Mealy 版本的结果比预期晚一拍

现象：拿 Mealy 版本和 Moore 版本对比波形，发现两者输出完全同步，怀疑 Mealy 没有“当拍生效”。

原因：输出被always @(posedge clk)又打了一拍，Mealy 的零延迟优势被这一级触发器吃掉了。这不是 bug，是设计选择，但如果需求和文档写的是“输入到位当拍输出”，实现就对不上。

解决：先确认系统到底要哪个。要当拍，就把输出写成纯组合，同时接受窄有效窗口和毛刺风险；要稳，就保留寄存，但把文档里的“当拍”改成“下一拍”，并在接口时序图上标清楚。别让实现和文档各说各话，这类分歧到联调阶段会变成互相甩锅。

5.4 综合报告里冒出 latch

现象：综合日志里出现 inferred latch 警告，位置指向次态或输出那个组合块。

原因：组合块里存在“某些输入组合下没有给信号赋值”的路径。case少写了分支、if缺else、只在部分分支里给z赋值，都会让工具认为需要保持原值，于是推断出锁存器。锁存器对时钟敏感、难以做时序分析，在同步设计里基本都是错误。

解决：给每个组合块补全所有分支，case加default，if加else，或者在块开头给信号一个默认值再覆盖。用 SystemVerilog 的话直接写always_comb，工具会强制检查，漏赋值直接报错而不是悄悄生成锁存器。

5.5 仿真差一位，或者只在门级仿真出错

现象：RTL 仿真结果正确，门级仿真或者换一个仿真器之后，输出错开一个周期。

原因：测试平台里输入a的变化时刻离时钟沿太近。这份代码的激励里，a在#100的整数倍时刻变化，时钟周期也是 100，两者相位关系是固定的，某些偏移下正好压在建立时间窗口边缘。RTL 仿真没有延迟模型，看起来一切正常；门级仿真带上了实际延迟，采样结果就变了。

解决：激励统一在时钟沿之后固定偏移处驱动，比如用@(negedge clk)之后再赋值，保证所有输入变化离采样沿都有半拍以上余量。另外把“观察时刻”也统一——在posedge clk之后加一个小延迟再打印，避开非阻塞赋值更新前后的不确定区。

提示：判断一个 testbench 稳不稳，可以把它跑在三个不同时间精度下（1ns / 100ps / 1ps），结果一致才算过关。时间精度引起的竞争问题，只在精度变化时才现形。

6. 设计取舍：为确定性多付一个时钟周期，值不值

Moore 还是 Mealy，从来不是教科书问题，是“下游在哪个沿采样、能容忍多长的组合路径”的问题。我的判断顺序是这样：先看输出要不要跨时钟域或者当时钟使能，要，就必须寄存，此时 Moore 和 Mealy 加寄存输出的时序完全一样，那就选状态数更少的那个；再看组合路径余量，状态数上百、输出几十路的时候，Moore 的输出译码只依赖状态，路径短且可预测，Mealy 的输出译码要穿过输入，容易成为关键路径，这时候多一个状态反而更划算。

状态编码的选择遵循同一套逻辑。FPGA 上触发器资源相对充裕，LUT 译码才是瓶颈，独热码让每个状态只判一位，译码深度几乎为零，综合结果往往又快又小；ASIC 上触发器面积和漏电都要计入成本，状态数一多就得退回二进制，若状态基本顺序遍历、又在意翻转功耗，格雷码更合适。这三者的取舍没有普适答案，只有“这颗芯片上哪种资源更贵”。

验证方法比设计选择更值得花时间。一份只测单次匹配的激励是没有说服力的，真正能暴露问题的用例只有三类：重叠匹配（10010010这种连续跨边界）、不匹配干扰（1001100这种差一位的前缀）、复位中途打断（状态停在S3或S4时复位，看能不能干净地回到S0）。把这三类写成自检式 testbench，用task驱动输入、在固定采样点比对期望值，比肉眼盯波形可靠得多——肉眼盯波形漏掉的，恰恰是那种“大部分时候对、偶尔错一拍”的时序问题。

我早年在这类序列检测器上翻过一次车：RTL 仿真全绿，上板之后误检率极低但不为零，查了整整两天才发现是组合输出接进了一个异步使能，二进制编码的状态翻转凑出了窄脉冲。从那以后我每次写完状态机，都强制走一遍“编码方式 → 输出是否寄存 → 激励是否覆盖重叠”这三步，一步不跳。希望帮到你。

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