cadance 1.8v LDO电路 cadance virtuoso 设计 模拟电路设计 bandgap ldo 电路设计版图设计及后仿教程 smic130nm工艺库 有电路有版图有工艺库 专业老师讲解教程 1.CMOS工艺有源及无源器件介绍 2.gm/Id设计方法介绍及曲线仿真 3.Bandgap电路基本理论介绍 4.Bandgap电路 原理图设计及直流仿真 5.Bandgap频率响应参数仿真、噪声分析及优化 6.Bandgap电路可靠性设计 7.Bandgap版图设计 8.Bandgap版图drc、lvs验证及后仿真方法 9.LDO电路结构及原理图设计 10.LDO电路dc、ac及noise等仿真分析 11.Bandgap和LDO联合仿真及可靠性分析 12.LDO版图设计、验证及后仿真 13.滤波器理论及全差分运算放大器设计 14.全差分运算放大器仿真设计 15.全差分运算放大器版图设计及后仿仿真 16.有源RC低通滤波器设计实践
在smic130nm工艺下搞LDO就像在刀尖上跳舞，稍不留神PSRR崩了、温飘炸了、版图寄生教你做人。今天咱们直接上硬菜，从Bandgap到LDO全链路拆解，附赠祖传仿真脚本。
先来点刺激的：gm/Id设计法实战。别被教科书忽悠了，真实工艺的gm/Id曲线可比课本上的妖艳多了。打开Cadence ADE，祭出这段灵魂代码：
simulator('spectre) design("~/bg_ldo/testbench") analysis('dc ?param "VDS" ?start "0" ?stop "1.8" ?step "0.01") desVar("W" 2u) desVar("L" 0.5u) temp( -40 27 125 ) run() plot(getData("gm" ?result "dc")/getData("i" ?result "dc"))这串操作能直接拉出三温下的gm/Id曲线，注意看高温时曲线的骚气走位。老鸟们都知道，选点要在曲线平缓区，像谈恋爱要找情绪稳定的对象。
Bandgap设计最怕低温漂，这里有个魔鬼细节：VBE曲率补偿。原理图上看起来人畜无害的电阻分压，仿真时却可能让你怀疑人生。试试这个蒙特卡洛脚本：
foreach corner [list typical ss ff sf fs] { corners_begin set_process_corner $corner dc::dc ... }跑完五个工艺角直接暴露你的设计是不是玻璃心。见过某兄弟的Bandgap在SF角下输出飙到2.1V，版图里隐藏的阱寄生电阻分分钟教他重新做人。
LDO的版图才是真正的修罗场。当你在LVS里看到这个报错：
LAYOUT PORT "VOUT" (1375.45, 892.13) SCHEMATIC PORT "VOUT" (1375.45, 892.13) ERROR: Different number of ports别急着砸键盘，八成是guard ring的层次吃掉了端口。记住金属连线要像霸道总裁一样贯穿整个敏感区域，别给噪声任何可乘之机。
后仿阶段才是见真章的时候，提取完寄生参数别急着跑。先祭出这个RC降阶脚本：
$rc_threshold = 0.1; while($dominant_pole < $target){ $node = find_weakest_node(); merge_nodes($node); }这玩意儿能救命，特别是当你看到相位余量从60度跌到15度的时候。某次实战案例，后仿发现PSRR在100kHz处暴跌20dB，最后揪出是power mos的衬底耦合在作妖。
最后说个血泪教训：滤波器设计千万别迷信理论Q值。真实运放的GBW限制会让你的有源RC滤波器变成振荡器，这时候就得掏出祖传的调零电阻大法。记住，在模拟电路的世界里，所有数学公式都要打七折使用。
（注：文中代码为演示用，实际应用需结合具体工艺文件和设计环境调整）
