W5500原理图设计全攻略：从电源到PCB布局的实用要点

1. 为什么W5500让硬件工程师又爱又恨

我见过太多人拿到W5500的第一反应是：好家伙，硬件集成TCP/IP协议栈，SPI接口一接，把网线插上就能跑，简直是我这种不想在单片机上折腾lwIP的人的福音。这个判断没错，W5500确实是目前做嵌入式以太网最省心的方案之一，但“省心”是有前提的——前提就是原理图阶段必须把电源、时钟、复位、变压器这几个核心环节一次性画对。

之前我评审过一块刚毕业同事的W5500小板，现象很典型：芯片能初始化，但插上网线以后link灯死活不亮，用万用表量了所有供电都对，SPI通信也正常，折腾了两天才发现是25MHz晶振匹配电容选得离谱，导致晶振起振波形畸变，PERST复位之后PHY压根没有进入正常状态。这类问题在原理图阶段本来是可以避免的，很多工程师栽跟头不是因为不懂W5500，而是没搞懂“原理图布局”这件事的本质。

先说清楚W5500的定位。它是WIZnet公司推出的一款高速以太网控制芯片，内部集成了10/100M以太网MAC和PHY，最核心的卖点是硬件化TCP/IP协议栈——TCP、UDP、ICMP、IGMP、ARP这些协议栈全部用硬件逻辑实现，而且支持8个独立的Socket同时工作。主控MCU只需要通过SPI接口向寄存器读写数据就能完成网络收发，MCU本身不需要消耗资源去处理协议栈，这对很多资源紧张的单片机项目来说是决定性的优势。

什么场景适合选W5500？我用实际选型经验来划分一下：

现在很多玩家喜欢拿ESP32、STM32这类芯片配W5500做网关，SPI一接、Socket一开，功能就出来了，开发效率确实高。但高效率不等于可以忽略原理图细节，恰恰因为功能太容易跑通，很多人反而忽略了底层电路的可靠性设计，等到产品过EMC或者做量产测试时才回头补课，那时候改板成本就高了。

这篇文章我会按照我自己画W5500模块的顺序，从电源网络、时钟复位、以太网变压器接口到PCB布局约束，把每个关键点讲清楚，最后再聊一聊样板调试时最容易遇到的几个坑。适合初次接触W5500的硬件工程师、做物联网网关的嵌入式开发者，以及想自己做一块以太网模块的DIY玩家参考。

2. 电源网络设计：W5500不是“3.3V一接就完事”

很多人在原理图布局上最先犯的错，就是把W5500当成一个纯数字芯片处理——3.3V供电靠近引脚放一个0.1uF电容就算完。但W5500内部其实是有模拟电路和数字电路两部分的，PHY的模拟收发前端对电源噪声非常敏感，这一步没处理好，后续各种网络不稳定问题都会找上门。

2.1 数字电源与模拟电源：用磁珠分开比直接连更稳

W5500的电源引脚主要分为DVDD（数字电源）和AVCC（模拟电源）两组，数据手册上的要求是两者都要接3.3V，但这不是让你把PCB上所有3.3V网络一锅烩。正确做法是用一个磁珠或者小阻值电阻把模拟3.3V和数字3.3V隔开，模拟电源单独走一小块区域给AVCC供电，避免数字开关噪声直接窜进PHY的模拟前端。

我个人的习惯是：总电源进来先经过一个磁珠（选600Ω/100MHz的规格），分出模拟3.3V，然后再分别去耦。磁珠的直流电阻很小，压降可以忽略，但高频噪声衰减明显。有些参考设计用0欧电阻代替磁珠，也能起到一点隔离作用，但效果会差一些，特别是后续过EMI测试时差距就体现出来了。

去耦电容的摆放逻辑也要说清楚。数字电源引脚旁边放0.1uF的MLCC电容，电容要尽可能靠近引脚，过孔到电容再到引脚的环路要短。模拟电源部分除了0.1uF，还要额外加一个10uF的钽电容或者大容值的MLCC做低频储能，因为PHY在发送数据包时会有瞬态电流需求，没有这个电容撑着，电源波动会直接导致丢包或协商异常。

2.2 内部1.8V内核电压：REG_OUT引脚不是装饰品

W5500内部有一个1.8V稳压器，通过REG_OUT引脚输出给内核使用，有些设计还会在PCB上走一个过孔把REG_OUT转接到外部去耦电容。这个引脚很容易被忽略，但它直接关系到芯片能否正常工作。数据手册要求REG_OUT引脚外部必须接一个储能电容（一般选10uF和0.1uF并联），而且要尽量靠近引脚，不能离得太远。

如果项目中已经有干净的1.8V电源，理论上有资料显示可以从REG_OUT断开、直接外部供1.8V，但我个人不建议这么干，除非你非常清楚W5500内部电源架构的细节。多数产品老老实实用内部LDO输出就行，它的纹波和精度完全够用，外部多一个电源轨反而增加原理图复杂度和成本。

电源部分的原理图布局顺序可以按这样的思路来：

1. 先确定3.3V总入口位置，按“总输入电容（10uF级别）→ 磁珠 → 模拟3.3V”的路径排布。
2. 把所有DVDD引脚网络标识清楚，每个引脚旁留有0.1uF去耦电容的位置。
3. AVCC区域单独安排，模拟电源走线不要和数字信号、SPI信号平行长距离走线。
4. REG_OUT引脚旁放10uF+0.1uF电容，并确保网络在原理图中清晰标注。

有些参考设计会把所有电源电容集中放到一个区域，这对W5500来说不太友好。电源去耦电容的作用半径是毫米级的，特别是高频去耦，电容离芯片引脚越远，寄生电感越大，去耦效果越差。画原理图可能看不出差别，但PCB布线时会逼着你把电容挪近，反过来想，原理图阶段就按“就近放置”的思路组织器件，后面会顺畅很多。

2.3 晶振匹配电路：起振不稳定往往源于两个电容

W5500的时钟源是25MHz晶振，晶振需要接在XI和XO两个引脚之间，同时两个引脚分别对地接一个负载电容。这里要特别强调，负载电容的取值不是随便抄个“22pF”就完事的，它需要和晶振本身的标称负载电容（CL）匹配。晶振厂家给的datasheet上会写CL参数，比如CL=20pF，那么两个外接电容各选33pF左右往往是合理的（因为引脚寄生电容和IC内部电容会参与分压）。选大了起振慢，选小了频率偏高，两种情况都会导致PHY工作异常。

以我调过的经验来看，CH375这类老芯片的参考电路总能直接抄，但W5500不行，原因是它对时钟质量更敏感。实测中晶振波形如果不够干净，最直接的后果是link协商偶尔成功偶尔失败，甚至出现“用示波器探头一碰晶振引脚就正常了”这种诡异现象——这种多半就是负载电容不匹配导致振荡余量不足，探头一上去反而帮它增加了电容才勉强起振。

晶振匹配电路在原理图画法上有几个实用建议：

• 两个负载电容的地端要单独给一个过孔到主地平面，不要和旁边的去耦电容共享一个地过孔，避免地弹噪声串扰。
• 晶振下方铺地铜，并打一排过孔做屏蔽，这在“原理图布局”阶段就有意识地把地网络画完整，PCB阶段才不会漏。
• 如果空间允许，在晶振旁边预留一个串联电阻的位置（一般10到33欧姆），调试时如果发现波形过冲明显，可以焊上电阻抑制振荡幅度。

3. 复位与SPI控制引脚：把每个引脚的默认状态想清楚

W5500的复位和接口电路看似简单，实际上一堆人在这里踩坑。特别是PWDN这个引脚，它在数据手册里是低功耗模式控制脚，很多人在原理图上看到“如果不使用就悬空”，结果芯片一直不工作，排查半天才发现是这个引脚浮空导致进入了低功耗状态。

3.1 RSTN复位电路：RC延时是最稳妥的起步方案

W5500的复位引脚RSTN是低电平有效，数据手册要求复位低电平需要维持一定的脉宽，同时复位释放后芯片内部还需要时间完成PHY的初始化。最省事也是最可靠的做法是用一个简单的RC延时电路：RSTN引脚通过10k电阻上拉到3.3V，同时接一个1uF或者4.7uF电容到地，这样上电瞬间电容充电延时，RSTN会被拉低几十毫秒再释放，完全满足芯片需求。

如果你不愿意用RC，也可以选专用的复位监控芯片（比如MAX809、IMP809这类），它们的好处是复位阈值精确，不会因为电源上升斜坡太慢导致复位延时不足。但我个人认为W5500这种对复位时序要求不算苛刻的芯片，用RC就足够了，原理图上器件少一个、成本低一毛钱，后续出问题的概率也高不了多少。

RC复位电路在原理图布局时要注意：电阻和电容要尽量靠近RSTN引脚，不要让连接线过长。复位线本身不算高速信号，但如果走线太长并靠近SPI时钟线，可能被隔壁的时钟信号串扰，导致意外复位，这种问题在调试时非常难查。

3.2 PWDN引脚：不用就一定要钉死

PWDN这个引脚我单独拿出来强调，因为它太容易被忽略了。它在W5500中的作用是进入低功耗模式，低电平工作时，高电平进入掉电模式。如果原理图上把PWDN悬空，芯片可能因为引脚浮空误进入低功耗，SPI操作毫无反应，你就会看到“芯片初始化失败、寄存器读出来全是0xFF”的经典假死现象。

正确做法是把PWDN引脚通过10k电阻下拉到地，或者直接接地，确保它始终保持低电平。有些产品希望用MCU控制W5500的功耗开关，那就在PWDN上接一个GPIO，并通过软件控制高低电平，但这种情况低功耗唤醒逻辑要仔细设计，大多数项目用不到。

3.3 SPI接口：中断引脚和片选信号别画反

W5500的SPI接口包括SCS片选、SCLK时钟、MOSI数据输入、MISO数据输出，以及一个中断输出引脚INTN。连接MCU时要注意，INTN引脚是开漏输出结构，外部必须接上拉电阻。如果忘了画上拉电阻，中断信号没法拉高，MCU检测中断状态时就会错乱。我见过有人在原理图评审时漏掉这个上拉，等到PCB投板后才发现，飞线处理起来别提多难受了。

SPI信号线在原理图上建议标注清楚信号走向：SCS是MCU输出给W5500，MOSI同样是MCU输出，MISO则是W5500输出给MCU，INTN方向也不能搞反。方向一旦画错，PCB布线时虽然还能改，但原理图和板子对不上，后续维护就是灾难。

另外，SPI信号线上预留串联电阻位置（22到33欧姆）是一个很好的习惯，尤其是SPI时钟频率跑得比较高的时候，串阻可以抑制振铃和过冲，改善信号质量。这个串阻在原理图上就要留好，不要等板子调不通了再飞线加电阻，那就很被动了。

W5500控制引脚的完整连接速览：

4. 以太网接口侧：变压器选型与端接网络的“为什么不”

W5500的以太网接口不是直接把TX/RX差分线引到RJ45就完事。它内部集成的是PHY层面，对外输出的是模拟差分信号，必须经过隔离变压器（或者集成变压器的RJ45连接器）再进行线路耦合，才能接到标准的网线上。变压器选型正确与否，直接影响链路信号质量、EMC表现和成本。

4.1 一体式RJ45和分离式变压器怎么选

以太网变压器有两种集成方式：一种是RJ45连接器和变压器做在一起的模块，比如HR911105A、HC0250等型号；另一种是RJ45和变压器分开选料，变压器用HX1188NL这类单独器件，RJ45用普通的插座，两者在PCB上通过差分走线连接。

我推荐大多数中小项目、DIY玩家直接选用一体式RJ45。理由很实在：一体式模块把变压器、共模电感、端接电阻都封装好了，原理图上只需要画一个器件，PCB布线也短，信号完整性更容易保证。分离式方案的优势是选料灵活、成本可能低一些，但原理图和PCB的工作量都会增加，而且需要自己保证变压器初级次级两侧的阻抗匹配。

如果是做量产产品，分离式方案带来的成本优势会吸引人，但你要清楚地知道，分离式需要额外花钱做网络分析仪的插入损耗和回波损耗测试，这些测试成本往往比省下的几块钱器件成本更高。小批量、开发验证阶段，一体式绝对是性价比最高的选择。

4.2 变压器次级的端接网络和Bob Smith电路

无论哪种方案，W5500的PHY输出侧（初级）通常不需要额外端接电阻，因为芯片内部已经集成了端接。但变压器次级（RJ45侧）就不是这么简单了，经典的Bob Smith电路在这里扮演重要角色。

Bob Smith电路的本质是给RJ45侧的差分信号提供一个共模阻抗到地的通路，同时给信号线提供直流偏置。具体电路形态是：RJ45的TX+、TX-、RX+、RX-四根线，通过两个51欧电阻和两个1nF高压电容组成一个网络，最终接到机壳地（PGND）。这个网络起到ESD泄放和共模噪声抑制的作用。很多一体式RJ45内部已经包含了Bob Smith电路，用分离式变压器时就需要自己在原理图上画出来。

端接网络还有一个常见的细节：变压器次级中心抽头（通常是CT引脚）需要一个偏置电压，常见做法是串一个电阻后接电源网络或者通过电容到地，具体接法要严格参考所选变压器的数据手册，因为不同型号的中心抽头用途不完全一样。这块没有固定的“万能接法”，但绝大多数10/100M以太网设计用的拓扑是相似的。

RJ45的LED指示灯也要在原理图上预留，Link/Act指示灯一般通过限流电阻接到RJ45模块的LED引脚上，限流电阻选470欧到1k欧，亮度取决于LED规格。一键连接器内部如果没有限流电阻，原理图一定要补上，否则LED电流过大，长期使用容易早衰。

4.3 差分对极性：画反了link灯照样亮，但丢包让你怀疑人生

以太网的TX和RX两对差分线都有正负极性，TX+和TX-、RX+和RX-不能反接。如果TX和RX整体互换了，有些交换机和网卡是支持自动翻转的，能正常工作不奇怪。但如果单独把一对差分线的正负接反了，那就会造成链路协商成功但数据错误率极高的情况。

网上很多W5500参考电路的TX/RX命名看起来不太统一，有的写TXOP/TXON，有的直接标TXD+、TXD-，画原理图时一定要找到W5500数据手册里PHY接口部分的引脚对应关系，再和变压器的同名端一一校对。这一步在原理图上花五分钟确认，能省掉后续整整一天的排查时间。

5. PCB布局约束：原理图画完的那一刻，板子已经“定型”了一半

很多初学者以为“原理图布局”只是把符号摆放整齐、网络连接画对就行，其实原理图阶段做的每一个器件摆放决策、每一处地网络规划，都会对PCB布局产生直接影响。针对W5500，有几个物理约束必须在原理图阶段就埋好伏笔。

5.1 晶振、去耦电容、REG_OUT电容的摆放意图

原理图上虽然不直接决定坐标，但你画图的逻辑顺序其实就是未来PCB布局的顺序。晶振放在XI和XO引脚旁边，两个负载电容地端就近连接到地平面上，W5500芯片、晶振、RJ45连接器三者之间要避免形成包围结构。理想的布局是：W5500放在中间偏一侧，晶振靠近W5500的时钟引脚，RJ45放板边，变压器（或一体式RJ45）和W5500之间的差分走线短而直。

去耦电容在原理图中应当绘制在主芯片电源引脚附近，而不是集中画在一个“电源滤波”区域。这样PCB工程师拿到原理图后习惯性就近摆放，非常自然地满足高频去耦要求。如果你原理图上把电容放得离芯片十万八千里，PCB阶段即使有人看出不对，也不好改动你的设计逻辑，只能将错就错。

REG_OUT那组电容同理，在原理图里画在REG_OUT引脚旁边，PCB布局时才有理由把它们放在W5500的引脚正下方或紧邻位置。

5.2 差分走线的阻抗与参考平面

W5500的TX/RX差分线对需要按100欧姆差分阻抗设计。这要求原理图阶段就把差分网络标记清楚，最好在差分对上标注“100R Diff”这样的文本注释，提醒PCB工程师。同时，差分线下方必须保证完整的参考平面，不能跨分割，否则回流路径断裂会导致阻抗突变和共模辐射超标。

W5500的整板地处理有一个分歧点：到底要不要把数字地、模拟地、机壳地分割开？我的实际经验是：W5500的地平面最好不要做物理分割，整板使用统一的数字地平面，模拟部分通过磁珠在电源上隔离即可，RJ45机壳地通过高压电容和数字地平面连接。分割地平面反而容易造成信号跨分割回流路由混乱，带来更大的EMI问题。

5.3 从原理图阶段就要画的测试点与调试预留

动手画W5500原理图时，强烈建议在以下网络上预留测试点：复位信号、25MHz时钟输出引脚、INTN中断信号、SPI的SCS和SCLK。这些测试点用0欧电阻或单独的焊盘引出就行，成本几乎为零，但样板调试时如果没有测试点，示波器探头都没地方下手，只能焊线，效率极低。

另外建议在SPI信号线上预留串联电阻位置，我已经在前面提过。而W5500的TX/RX差分对靠近RJ45侧预留静电保护器件的焊盘位置（比如TVS管）也是一个好习惯，虽然一体式RJ45带隔离，但外部浪涌和ESD还是可能通过网线传导进来，预留TVS位置可以随时补焊。

PCB布局的合理顺序我总结如下：

1. 先确定W5500芯片位置，让出晶振、去耦电容的放置空间。
2. 确定RJ45或一体式变压器位置，保证差分走线最短。
3. 布置晶振和负载电容，铺地铜并加屏蔽过孔。
4. 布置电源去耦电容和REG_OUT电容。
5. 最后处理SPI数字信号线，避免与差分对和变压器区域交叉。

6. 样板调试实录：link灯不亮、ping不通、丢包率高的排查链路

原理图画得再仔细，第一次打样回来还是有翻车的可能。这里我把自己调试过的几类高频问题按排查链路整理出来，你们遇到同样现象时可以按顺序查，能省很多时间。

6.1 问题一：插上网线后link灯完全不亮

先看电源：用万用表量DVDD和AVCC是否为3.3V，REG_OUT是否为1.8V，这是最快的致命故障排除。然后看晶振：用示波器探头测XI引脚，25MHz波形应该干净稳定，如果幅度太低或波形畸形，绝大多数是匹配电容问题或晶振本身焊接不良。再看复位：复位释放后测量RSTN引脚电压应该为3.3V高电平，如果一直被拉低，芯片就永远在复位状态，PHY当然没法工作。最后看RJ45的差分线方向和变压器连接是否正确，万用表蜂鸣档测连通性就能确认。

我还碰到过一次“link灯不亮”的离奇案例，最后查出是RJ45的LED引脚方向画反了，LED根本不工作，但网络实际上是通的。所以“灯不亮”要先确认灯电路没问题，再考虑其他方面。

6.2 问题二：ping得通但丢包率高、速率不正常

这类问题多半指向信号完整性和电源质量。优先检查SPI信号波形，SPI速率不要一开始就拉到最高，先用1MHz左右的低速测试再往上加，逐步确认信号裕量。其次查看W5500的TX/RX差分波形，用示波器看眼图不现实，但至少确认差分幅度是否正常，有没有明显过冲。

如果丢包和板子上的DC-DC布局有关，就要重点查电源纹波。我之前调试过一块板子，W5500和DC-DC开关电源挨得很近，电源纹波太大导致PHY工作不稳定，后来在原理图上把模拟电源和数字电源彻底用磁珠隔离，并在AVCC处加重滤波电容，问题就解决了。

6.3 问题三：能跑通但EMC测试过不了

这个问题建议在原理图阶段规避。RJ45机壳地和数字地之间要有高压电容（常见1nF/2kV）连接，变压器次级中心抽头的处理要严格按数据手册；整板地平面要完整，差分走线最好包地并加过孔桩；W5500下方不要走其他高速信号线。这些设计点如果在原理图阶段就画清楚，EMC整改的工作量会小很多。

网络接口常见问题排查表：

7. 画W5500原理图时我反复强调的三个习惯

最后分享几个比较手把手的经验，都是我实际画过几版之后的体会，不一定写在数据手册里，但对真正动手做板子的人很有帮助。

第一，原理图上的网络标签一定要规范命名。电源网络用3V3_AV、3V3_DV这种区分，差分网络用TXP、TXN、RXP、RXN统一命名，方便PCB阶段做差分规则设置。W5500这样一个不算复杂的模块，规范命名能让你在评审时一眼看出问题，也能让后面接手的人少骂几句。

第二，给每一路关键电源设计都加“调试辅助器件位置”。比如磁珠两边各预留一个0欧电阻位或者跳线位，这样调试时如果怀疑模拟电源被数字噪声干扰，可以随时摘掉磁珠改用其他滤波方案试。板上多几个0欧电阻位置根本不占地方，但调试灵活度大大提升。

第三，原理图阶段就做一次“信号完整性自问”：每个关键的模拟信号、时钟信号、高速数字信号，在PCB上走线会经过哪里？有没有跨越干扰源？这些问题如果等板子回来再想，一切都已经晚了。

我自己画过不少网络接口的板卡，一个明显的感受是：原理图布局质量高，PCB布线就顺，调试就快。反正都是花时间，不如把时间花在前面。